DRM-DAB中模數轉換器的設計.pdf

1、隨著移動通信技術的不斷發(fā)展，通信系統對于模數轉換器的要求不斷提高。具有一定精度的低功耗模數轉換器成為當下的熱門研究方向之一。在這種背景下，逐次逼近型模數轉換器（SARADC）由于其低功耗，算法簡便的優(yōu)勢，近年來發(fā)展迅速。
　　本文調研了逐次逼近型模數轉換器的國內外研究現狀，介紹了模數轉換器的基本參數，闡述了各種常見類型模數轉換器的實現原理。根據DRM/DAB系統的要求，確定了逐次逼近型模數轉換器的結構和設計指標，完成了低功耗逐次逼

2、近型模數轉換器的設計。
　　本文首先詳細分析了逐次逼近型模數轉換器中電容式數模轉換器(DAC)的工作原理，確定了5-5分段的電容陣列結構和高位到低位的電容權值，計算了參考電容面積和模數轉換器的DNL之間的關系，并推導出了參考電容的值為50fF。使用中心對稱的版圖方式優(yōu)化了電容的匹配性能。
　　分析了模數轉換器中比較器的關鍵指標，包括失調、增益和響應時間等。采用多級比較器和動態(tài)鎖存器級聯的方式，實現了高速低功耗的比較器，減小了

3、動態(tài)比較器的回饋噪聲對DAC的影響。并且使用了輸出失調消除技術減小了比較器整體的失調。
　　對采樣開關的非理想因素進行了詳細分析，通過使用自舉開關、不交疊時鐘和全差分的參考信號，減小了電荷注入、時鐘饋通、開關的非零導通電阻等非理想因素的影響。
　　設計了整體電路的時序邏輯，通過Varilog代碼對數字模塊進行了前仿真驗證，并通過DC和Astro生成了數字模塊的版圖。本文基于SMIC0.18μm CMOS工藝完成了電路的設計和