基于USB總線的內(nèi)存測試模塊設(shè)計.pdf

1、內(nèi)存作為計算機系統(tǒng)的重要組成部分，在PC機上的最終體現(xiàn)形式為內(nèi)存模組（即內(nèi)存條），隨著內(nèi)存性能的提高，集成度越來越高，對內(nèi)存的測試變得愈發(fā)重要。為了滿足內(nèi)存條的測試需要，本課題設(shè)計了基于USB總線的內(nèi)存測試模塊，用于DDR2 SDRAM內(nèi)存條和DDR3 SDRAM內(nèi)存條的故障測試。
　　根據(jù)測試需求，本論文首先對內(nèi)存條的故障模型進(jìn)行分析研究，同時介紹了幾種常見的內(nèi)存故障測試算法。針對這幾種算法的故障覆蓋率和算法復(fù)雜度不能兼顧的情況

2、，本論文提出了兩種更優(yōu)的測試算法對內(nèi)存故障進(jìn)行測試。對內(nèi)存外部數(shù)據(jù)總線的測試采用移位算法，能檢測外部數(shù)據(jù)總線的固定故障及橋接故障。對于內(nèi)部存儲單元的測試，本論文在March C算法和棋盤算法的基礎(chǔ)上提出了新型的March棋盤算法，能夠檢測存儲單元的固定故障、地址譯碼故障、狀態(tài)耦合故障、轉(zhuǎn)換故障、橋接故障、等冪耦合故障、翻轉(zhuǎn)耦合故障以及動態(tài)耦合故障。
　　在研究內(nèi)存故障測試算法的基礎(chǔ)上，本論文完成了基于USB總線的內(nèi)存測試模塊的硬件

3、設(shè)計和邏輯設(shè)計。硬件設(shè)計部分主要由FPGA可編程邏輯器件及配置電路、DDR2及DDR3 SDRAM總線接口電路及USB總線傳輸電路三部分組成。FPGA可編程邏輯器件是邏輯設(shè)計的載體，主要用于對內(nèi)存條的讀寫操作控制以及內(nèi)存條故障測試；DDR2及DDR3 SDRAM內(nèi)存條總線接口電路主要用于內(nèi)存條數(shù)據(jù)、命令的傳輸；USB總線傳輸電路是內(nèi)存測試模塊的通訊橋梁，主要完成內(nèi)存測試模塊與計算機的通信。
　　邏輯設(shè)計部分主要包括SPD數(shù)據(jù)讀取邏

4、輯、內(nèi)存控制器邏輯、內(nèi)存故障測試邏輯以及USB接口傳輸邏輯。SPD數(shù)據(jù)讀取邏輯模塊用于讀取內(nèi)存條的SPD數(shù)據(jù)，得到內(nèi)存條的類型、電壓、容量、各種操作時序等信息，這些信息也用于內(nèi)存條的初始化配置；內(nèi)存控制器邏輯模塊主要完成DDR2和DDR3內(nèi)存條初始化、數(shù)據(jù)讀寫、刷新等操作；內(nèi)存故障測試邏輯模塊根據(jù)測試算法完成對內(nèi)存條故障的測試和定位，測試結(jié)果由USB接口傳輸邏輯模塊傳輸給上位機。
　　經(jīng)過對整個模塊的調(diào)試驗證，本設(shè)計的內(nèi)存測試模塊