MELP算法參數(shù)編解碼模塊FPGA實(shí)現(xiàn)研究.pdf

1、在語(yǔ)音通信領(lǐng)域，低速率語(yǔ)音編碼作為一類(lèi)語(yǔ)音編碼模型，既降低了編碼速率，又有效地節(jié)省了信道帶寬，因而有著重要的研究意義。在已有的低速率語(yǔ)音編碼中，混合激勵(lì)線性預(yù)測(cè)(MELP)編碼可以在2.4Kbps的編碼速率下工作并獲得較好的合成語(yǔ)音質(zhì)量，因此在保密及窄帶語(yǔ)音通信中取得了廣泛的應(yīng)用。
　　在實(shí)際應(yīng)用中，一種合適的硬件實(shí)現(xiàn)平臺(tái)對(duì)MELP算法能否得到實(shí)際應(yīng)用有著重要的影響。隨著制造工藝水平的發(fā)展，現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA, Field

2、 Programmable Gate Array)所具有的集成度高、時(shí)序控制強(qiáng)、開(kāi)發(fā)周期短等特點(diǎn)為語(yǔ)音編碼的實(shí)現(xiàn)創(chuàng)造了新的條件。因此，研究MELP算法基于FPGA的實(shí)現(xiàn)成為時(shí)下的趨勢(shì)和熱點(diǎn)。參數(shù)編解碼模塊是MELP算法的重要組成部分，故該部分基于FPGA的實(shí)現(xiàn)具有重要的工程意義。
　　本文分析了各編解碼模塊中參數(shù)的量化過(guò)程，研究了FPGA平臺(tái)下的設(shè)計(jì)方法與關(guān)鍵技術(shù)，實(shí)現(xiàn)并校驗(yàn)了各模塊基于FPGA的仿真，完成了各模塊資源占用的分析。

3、具體體現(xiàn)在，第一，本文簡(jiǎn)介了MELP聲碼器編解碼原理，對(duì)參數(shù)量化方法進(jìn)行了分類(lèi)，深入分析了關(guān)鍵參數(shù)的量化過(guò)程。第二，在介紹了FPGA及其開(kāi)發(fā)平臺(tái)之后，本文針對(duì)FPGA設(shè)計(jì)過(guò)程中使用到的關(guān)鍵技術(shù)，分別研究了有限狀態(tài)機(jī)(FSM)、有限狀態(tài)機(jī)和數(shù)據(jù)傳輸(FSMD, Finite State Machine with Data Path)、只讀寄存器(ROM)和隨機(jī)取存存儲(chǔ)器(RAM)。第三，本文在分析C定點(diǎn)化MELP算法程序的基礎(chǔ)上，結(jié)合自下

4、而上的硬件設(shè)計(jì)思想，對(duì)各參數(shù)編解碼模塊進(jìn)行了設(shè)計(jì)。通過(guò)Verilog HDL編寫(xiě)程序，在Vivado開(kāi)發(fā)設(shè)計(jì)平臺(tái)上實(shí)現(xiàn)了諸如多維左移移位寄存器、基音周期量化、傅立葉級(jí)數(shù)量化、漢明糾錯(cuò)碼、數(shù)據(jù)打包解包等關(guān)鍵模塊。實(shí)現(xiàn)過(guò)程中，以多維左移移位寄存器、標(biāo)量量化、矢量量化等模塊為例，分別突出了FPGA設(shè)計(jì)時(shí)的位處理應(yīng)用、FSMD對(duì)數(shù)據(jù)與控制的傳輸實(shí)現(xiàn)、RAM及ROM對(duì)數(shù)組的處理。最后，在仿真實(shí)現(xiàn)后，對(duì)各模塊仿真結(jié)果的正確性進(jìn)行了驗(yàn)證。