寬電壓SRAM時(shí)序控制電路的研究與實(shí)現(xiàn).pdf

1、近年來，隨著移動(dòng)互聯(lián)網(wǎng)設(shè)備的快速普及，對(duì)移動(dòng)處理器性能和功耗的要求越來越高，動(dòng)態(tài)電源電壓調(diào)節(jié)技術(shù)很好的實(shí)現(xiàn)了這兩個(gè)優(yōu)點(diǎn)。但是作為移動(dòng)處理器的重要組成模塊:靜態(tài)隨機(jī)存取存儲(chǔ)器（Static Random Access Memory,SRAM），當(dāng)其工作在寬電壓時(shí)，其時(shí)序控制電路的設(shè)計(jì)存在著兩個(gè)重要問題:一、低電壓下局部工藝變化增大導(dǎo)致時(shí)序電路的延遲變化增大，增大了關(guān)鍵路徑延遲，降低芯片性能;二、由于傳統(tǒng)時(shí)序電路對(duì)電壓的跟蹤性不佳，當(dāng)電壓高

2、低變化時(shí)，SRAM出現(xiàn)讀錯(cuò)誤。
　　針對(duì)這兩個(gè)問題，本文首先研究了時(shí)序控制電路對(duì)SRAM讀關(guān)鍵路徑的影響，對(duì)時(shí)序控制電路在寬電壓下工作時(shí)受工藝變化的影響做了分析，同時(shí)詳細(xì)調(diào)研了傳統(tǒng)時(shí)序控制電路及現(xiàn)有的幾種改進(jìn)的時(shí)序控制電路。然后提出了一種抗工藝變化的寬電壓復(fù)制位線技術(shù)，該技術(shù)分為兩部分電路:一、采用并行放電的局部復(fù)制位線技術(shù)，有效減少了低電壓下局部工藝變化帶來的時(shí)序電路延遲變化，相比現(xiàn)有的復(fù)制位線技術(shù)，該技術(shù)不增加任何額外延遲，提

3、高了讀性能;二、采用基于BIST測(cè)試的可調(diào)延遲的分級(jí)復(fù)制位線技術(shù)，通過在不同電壓下分別調(diào)節(jié)復(fù)制位線的放電單元數(shù)目，使時(shí)序電路在寬電壓范圍內(nèi)都有最優(yōu)的輸出延遲，實(shí)現(xiàn)了對(duì)電壓的跟蹤，相比傳統(tǒng)采用可調(diào)反相器鏈來調(diào)節(jié)延遲的方法，該方案有著更好的溫度跟蹤性，同時(shí)不需要額外的版圖面積。
　　基于SMIC40nm CMOS工藝，本文參與完成了一款64Kbits的寬電壓SRAM設(shè)計(jì)，負(fù)責(zé)完成時(shí)序控制模塊設(shè)計(jì)。通過仿真和測(cè)試，結(jié)果表明:本文設(shè)計(jì)的S