制導(dǎo)SOC中卡爾曼濾波硬件加速模塊的設(shè)計(jì)與測試技術(shù)研究.pdf

1、精確制導(dǎo)是現(xiàn)代戰(zhàn)爭武器的重要性能，日益復(fù)雜的戰(zhàn)場環(huán)境對制導(dǎo)系統(tǒng)的“實(shí)時(shí)性”與“小型化”提出了更高的要求。提高“工作主頻”以增強(qiáng)處理器性能的傳統(tǒng)方法隨著電路集成度的不斷提高已經(jīng)陷入了瓶頸。為了提高系統(tǒng)的實(shí)時(shí)性，使用硬件加速模塊來完成復(fù)雜的數(shù)值計(jì)算具有良好的應(yīng)用前景。將計(jì)算加速模塊進(jìn)行IP核化的設(shè)計(jì)并嵌入到制導(dǎo)SOC中也能較好滿足“小型化”的需求。
　　本文以制導(dǎo) SOC中卡爾曼濾波硬件加速 IP核的設(shè)計(jì)與測試技術(shù)作為研究對象，從以下

2、兩個(gè)方面開展研究工作：
　　考慮卡爾曼濾波的實(shí)時(shí)性需求，對濾波過程中矩陣的運(yùn)算“矩陣的乘法、分解、三角求逆運(yùn)算”分別進(jìn)行了硬件加速架構(gòu)的資源優(yōu)化設(shè)計(jì)。依據(jù)“脈動(dòng)陣列”的思想，對矩陣乘法器進(jìn)行了硬件加速的設(shè)計(jì)。所設(shè)計(jì)的乘法器資源消耗節(jié)約，且可結(jié)合矩陣的分塊算法，對更高維矩陣的乘法進(jìn)行求解，擴(kuò)展性良好。依據(jù)“矩陣分解”的運(yùn)算原理，完成了分解“運(yùn)算處理單元（PE）”的設(shè)計(jì)。設(shè)計(jì)了“調(diào)度計(jì)數(shù)器”以保證對數(shù)據(jù)流的正確控制。使用“流水技術(shù)”與

3、“分時(shí)技術(shù)”，提高了處理單元的工作主頻，實(shí)現(xiàn)了對處理單元的分時(shí)復(fù)用，保證了運(yùn)算的效率。在“三角矩陣求逆”中，分析了運(yùn)算中數(shù)據(jù)的關(guān)聯(lián)性，結(jié)合數(shù)據(jù)流的合理調(diào)度控制方案，實(shí)現(xiàn)了運(yùn)算過程的并行化。設(shè)計(jì)了一種卡爾曼濾波硬件加速方案，通過定性分析，我們的設(shè)計(jì)在資源消耗、對濾波模型的適應(yīng)程度、運(yùn)算精度等方面具有更為均衡的性能。
　　研究了卡爾曼濾波IP核的設(shè)計(jì)及可測試技術(shù)，針對IP核的可重用性，重點(diǎn)研究了卡爾曼濾波IP核可配置參數(shù)的設(shè)計(jì)?？紤]I