基于FPGA的高速DDS關(guān)鍵技術(shù)研究.pdf

1、直接數(shù)字頻率合成器（DDS）相對(duì)傳統(tǒng)頻率合成技術(shù)具有頻率分辨率高、轉(zhuǎn)換時(shí)間短、相位連續(xù)和易合成復(fù)雜波形等優(yōu)點(diǎn)。隨著科技發(fā)展的需要，使其大量應(yīng)用在通信、雷達(dá)和各種電子系統(tǒng)中。由于在數(shù)字域進(jìn)行處理，使其具有豐富的雜散，且輸出頻率范圍有限的缺點(diǎn)。本文基于FPGA對(duì)DDS中相位累加器和相幅轉(zhuǎn)換器模塊做了深入研究，旨在提高DDS的工作頻率和輸出信號(hào)性能，主要的工作包括：
　　1、理論分析DDS的雜散，建立模型分別對(duì)位截?cái)嗾`差和幅度量化誤差引

2、起的雜散進(jìn)行仿真，并重點(diǎn)研究了相位抖動(dòng)技術(shù)對(duì)雜散的抑制。
　　2、研究高速相位累加器。對(duì)流水線(xiàn)加法器、超前進(jìn)位加法器和并行結(jié)構(gòu)加法器進(jìn)行了研究與性能對(duì)比。綜合流水線(xiàn)和并行加法器各自的優(yōu)點(diǎn)實(shí)現(xiàn)流水線(xiàn)并行加法器，該結(jié)構(gòu)很好地兼顧了資源消耗和工作速度。
　　3、研究提高相幅轉(zhuǎn)換器性能的算法。對(duì)角度分解算法、流水線(xiàn)CORDIC算法和泰勒級(jí)數(shù)的線(xiàn)性插值算法進(jìn)行了深入研究和性能對(duì)比。ROM+CORDIC算法減小了ROM容量的同時(shí)也避免

3、CORDIC算法的迭代過(guò)程，通過(guò)對(duì)相位重新編碼，直接計(jì)算出幅度值。該算法能同時(shí)提高輸出信號(hào)的頻率和無(wú)雜散動(dòng)態(tài)范圍，其資源消耗也明顯少于同等條件下流水線(xiàn)CORDIC算法。
　　4、利用DDS實(shí)現(xiàn)1.6GHz的采樣頻率，中心頻率1.2GHz，帶寬400MHz的LFM信號(hào)。由于目前的FPGA芯片達(dá)不到1.6GHz的工作速度，故而在FPGA內(nèi)部采用八路并行結(jié)構(gòu)，根據(jù)公式推導(dǎo)出每一路的參數(shù)。然后八路信號(hào)通過(guò)OSERDESE合成兩路輸入AD9