高速高性能直接數(shù)字頻率合成器(DDS)關鍵技術研究.pdf

1、在當前新一代數(shù)字化通信和雷達系統(tǒng)中，高速高性能直接數(shù)字頻率合成器（DDS）是一個關鍵的構建單元，并且隨著數(shù)字化、信息化的持續(xù)發(fā)展，其重要性和應用將更加普遍和深入，對DDS工作頻率和性能的要求也將不斷提高。實現(xiàn)一個集成了高速D/A轉(zhuǎn)換器（DAC）的高速高性能DDS芯片涉及到系統(tǒng)結(jié)構設計、數(shù)字算法設計與實現(xiàn)、高速模擬電路設計、混合信號仿真和物理實現(xiàn)等一系列關鍵技術。本論文以這些關鍵技術為研究課題，重點研究了DDS的系統(tǒng)結(jié)構與數(shù)字輔助預失真設

2、計技術、高效相幅轉(zhuǎn)換CORDIC算法與低功耗實現(xiàn)技術、高速電流舵DAC設計技術等等，在0.18μm CMOS工藝上實現(xiàn)了一款工作頻率2.5GHz的高性能單片DDS芯片，通過實測驗證了研究成果的有效性和實用性。主要研究內(nèi)容如下：
　　1、提出了一款基于0.18μm CMOS工藝、工作頻率為2.5GHz的DDS芯片系統(tǒng)結(jié)構和功能的實現(xiàn)方案。針對DDS輸出信號中時鐘混頻諧波較高的現(xiàn)象，提出了在數(shù)字域進行輔助預失真校準的解決方案。通過分析

3、得到了校準信號幅度和相位量化位寬影響的數(shù)學表達式與matlab仿真結(jié)果，同時也給出了預失真校準功能的電路級實現(xiàn)方案，在測試階段總結(jié)出一套具有較強實用性的輔助預失真校準操作流程，測試結(jié)果顯示開啟輔助預失真功能最多可以抵消7根諧波，寬帶SFDR參數(shù)平均可以提高20dB左右，顯著改善了DDS芯片的輸出頻譜質(zhì)量。
　　2、提出了一款改進型相幅轉(zhuǎn)換CORDIC算法并應用于本論文DDS芯片中，該算法基于excess-four算法（ISSCC2

4、011會議上提出的算法）進行了改進，主要優(yōu)化了excess-four算法中旋轉(zhuǎn)單元的結(jié)構以及將算法中某些查表運算改為乘法運算來降低總體硬件消耗。仿真和實測結(jié)果均顯示本論文的改進型CORDIC算法在SFDR參數(shù)略有提升的前提下，功耗和芯片面積均小于參考的excess-four算法給出的實測結(jié)果，功耗優(yōu)值低至0.0432mW/MHz，是國際上已發(fā)表的相幅轉(zhuǎn)換算法文獻中功耗優(yōu)值最低的幾款算法之一。在高速實現(xiàn)方面，采用8路并行結(jié)構實現(xiàn)了2.5G

5、Hz等效工作頻率，在相位累加器單元采用8路線性內(nèi)插的結(jié)構，用線性內(nèi)插代替了部分累加運算，減少了相位累加器單元的功耗。
　　3、設計了DDS芯片中的14位2.5GHz PMOS電流舵DAC單元和高速8選1MUX單元。在DAC電流源陣列設計方面，提出了一款電流源陣列偏置電路，使得電流源級PMOS管能在任意PVT corner下保持較大的輸出阻抗，從而達到改善電流舵DAC輸出高頻端SFDR性能的目的。設計了合理的時序提高了高速8選1MU

6、X電路工作的可靠性。該DAC單元和MUX單元內(nèi)置在DDS芯片中，實測結(jié)果顯示在2.5GHz的時鐘頻率下工作正常，DAC輸出信號在1GHz內(nèi)SFDR>40dB，與沒有采用“模擬重采樣”結(jié)構（指未采用“四開關”或者“回零”之類的結(jié)構）的GHz級電流舵DAC相比，本論文的DAC在輸出高頻端的SFDR與國際上一些采用65nm CMOS或者GaAs工藝的DAC在高頻端的SFDR性能相當。本論文DAC也是國際上已發(fā)表文獻中采用0.18μm CMOS

7、工藝工作頻率最高的幾款DAC設計之一。
　　4、提出了一種基于分集技術的多芯片同步解決方案，該方案在發(fā)送端發(fā)送兩路相互備份的同步信號，在接收端采用一定的搜索算法找出最佳接收時鐘來接收同步信號，并利用接收到的同步信號產(chǎn)生內(nèi)部備份同步信號。接收端還設計有監(jiān)控電路來對外部輸入的兩路同步信號進行實時監(jiān)控，當其中某一路出現(xiàn)接收錯誤時芯片內(nèi)部會通過開關無縫的切換到另一路，當兩路同步信號都出現(xiàn)接收錯誤則切換到內(nèi)部備份同步信號，同時發(fā)送一個錯誤指