畢業(yè)設(shè)計(jì)----基于fpga的直接數(shù)字頻率合成器dds設(shè)計(jì)

1、<p>　　基于FPGA的DDS設(shè)計(jì)</p><p>　　摘 要：直接數(shù)字頻率合成(DDS)技術(shù)采用全數(shù)字的合成方法，所產(chǎn)生的信號(hào)具有頻率分辨率高、頻率切換速度快、頻率切換時(shí)相位連續(xù)，輸出相位噪聲低和可以產(chǎn)生任意波形等諸多優(yōu)點(diǎn)。</p><p>　　本文在對(duì)現(xiàn)有DDS技術(shù)的大量文獻(xiàn)調(diào)研的基礎(chǔ)上，提出了符合FPGA結(jié)構(gòu)的DDS設(shè)計(jì)方案并利用MAXPLUSⅡ軟件在ACEX1K系列器件

2、上進(jìn)行了實(shí)現(xiàn)，詳細(xì)的介紹了本次設(shè)計(jì)的具體實(shí)現(xiàn)過(guò)程和方法，將現(xiàn)場(chǎng)可編程邏輯器件FPGA 和DDS 技術(shù)相結(jié)合，具體的體現(xiàn)了基于VHDL語(yǔ)言的靈活設(shè)計(jì)和修改方式是對(duì)傳統(tǒng)頻率合成實(shí)現(xiàn)方法的一次重要改進(jìn)。FPGA器件作為系統(tǒng)控制的核心，其靈活的現(xiàn)場(chǎng)可更改性，可再配置能力，對(duì)系統(tǒng)的各種改進(jìn)非常方便，在不更改硬件電路的基礎(chǔ)上還可以進(jìn)一步提高系統(tǒng)的性能。文章給出仿真結(jié)果，經(jīng)過(guò)驗(yàn)證本設(shè)計(jì)能夠達(dá)到其預(yù)期性能指標(biāo)。</p><p>

3、　　關(guān)鍵詞：直接數(shù)字頻率合成器；硬件描述語(yǔ)言；現(xiàn)場(chǎng)可編程門陣列；</p><p>　　畢業(yè)論文最佳的選擇。</p><p>　　The Design of DDS based on FPGA</p><p>　　Abstract: The DDS(Direct Digital Frequency Synthesis) technique adopts full-di

4、gital synthesis methods. The generated signals have advantages of high frequency resolutions, fast frequency switching, continuous phase while frequency switching, low noise phase and being able to generate arbitrary w

5、aveforms.</p><p>　　In this paper, after reviewing a lot of literatures published on DDS technology, DDS scheme based on FPGA structure are proposed, and then implemented in ACEX1K series FPGA using MAXPLUSⅡ

6、 tool.the paper introduced the concrete implementation process, this way associates DDS with field programmable gate array(FPGA) technology , the way based on VHDL is flexible in designing and modifying, which is a impor

7、tant innovation to the tradition synthesize way, FPGA device control core as system, its fle</p><p>　　Key words: DDS；FPGA；VHDL</p><p><b>　　第1章 緒論</b></p><p>　　直接數(shù)字頻率合成

8、技術(shù)(Direct Digital Frequency Synthesis，即DDFS，一般簡(jiǎn)稱DDS)是從相位直接合成所需波形的一種新的頻率合成技術(shù)。近年來(lái),直接數(shù)字頻率合成器(DDS)由于其具有頻率分辨率高、頻率變換速度快、相位可連續(xù)變化等特點(diǎn),在數(shù)字通信系統(tǒng)中已被廣泛采用。隨著微電子技術(shù)的發(fā)展,現(xiàn)場(chǎng)可編程門陣列( FPGA)器件得到了飛速發(fā)展。由于該器件具有速度快、集成度高和現(xiàn)場(chǎng)可編程的優(yōu)點(diǎn),因而在數(shù)字處理中得到廣泛應(yīng)用,越來(lái)越得

9、到硬件電路設(shè)計(jì)工程師的青睞。</p><p>　　1.1 頻率合成的發(fā)展?fàn)顩r</p><p>　　頻率合成器是電子系統(tǒng)的心臟，是決定電子系統(tǒng)性能的關(guān)鍵設(shè)備。隨著現(xiàn)代無(wú)線電通信事業(yè)的發(fā)展，移動(dòng)通信雷達(dá)制導(dǎo)武器和電子對(duì)抗等系統(tǒng)對(duì)頻率合成器提出越來(lái)越高的要求。低相噪高純頻譜和高速捷變的頻率合成器一直是頻率合成技術(shù)發(fā)展的主要目標(biāo)，DDS 技術(shù)的發(fā)展將有力地推動(dòng)這一目標(biāo)的實(shí)現(xiàn)。</p>

10、<p>　　從頻率合成技術(shù)的發(fā)展過(guò)程看頻率合成的方法主要有三種：</p><p>　?。?）最早的合成方法稱為直接頻率合成，它是使基準(zhǔn)信號(hào)通過(guò)脈沖形成電路來(lái)產(chǎn)生豐富諧波脈沖，隨后通過(guò)混頻分頻倍頻和帶通濾波器完成頻率的變換和組合，以產(chǎn)生我們需要的大量離散頻率從而實(shí)現(xiàn)頻率合成。其合成方法大致可以分為兩種基本類型：一種是所謂非相關(guān)合成方法；另一類是所謂相關(guān)合成方法。這兩種合成方法的主要區(qū)別在于所使用的參考頻

11、率源的數(shù)目不同。它的缺點(diǎn)在于制作具有相同頻率穩(wěn)定性和精度的多個(gè)晶體參考頻率源既復(fù)雜又困難，而且成本高。</p><p>　?。?）鎖相頻率合成是應(yīng)用模擬或數(shù)字鎖相環(huán)路的間接頻率合成。它被稱為第二代頻率合成技術(shù)。早期的合成器使用模擬鎖相環(huán)，后來(lái)又出現(xiàn)了全數(shù)字鎖相環(huán)和數(shù)?；旌系逆i相環(huán)。數(shù)字鑒相器、分頻器加模擬環(huán)路濾波壓控振蕩器的混合鎖相環(huán)是目前最為普遍的PLL 組成方式。鎖相環(huán)頻率合成技術(shù)提供了一種從單個(gè)參考頻率獲得

12、大量穩(wěn)定而準(zhǔn)確的輸出頻率的方法，并且頻率輸出范圍寬，電路結(jié)構(gòu)簡(jiǎn)單，成本低。</p><p>　　（3）直接數(shù)字頻率合成（DDS）。為了取得更快的頻率轉(zhuǎn)換速度，隨著數(shù)字技術(shù)的發(fā)展，出現(xiàn)了直接數(shù)字頻率合成器DDS。DDS 技術(shù)是首先將相位以極小的間隔離散化，計(jì)算出正弦信號(hào)對(duì)應(yīng)于這些相位的幅度值，形成一個(gè)幅度相位表，并存儲(chǔ)于DDS器件的ROM 中。DDS 工作時(shí)利用數(shù)字方式累加相位得到信號(hào)在該時(shí)刻的相位值，然后按一定的

13、相位幅度轉(zhuǎn)換算法在DDS 的ROM 中查表得到信號(hào)在該時(shí)刻的幅度值，最后將信號(hào)通過(guò)D/A 變換和低通濾波器形成模擬正弦波或存儲(chǔ)波形的頻率合成技術(shù)。</p><p>　　1.2 DDS的優(yōu)點(diǎn)與缺點(diǎn)</p><p>　　直接數(shù)字頻率合成是一種比較新穎的頻率合成方法。DDS是一種全數(shù)字化的頻率合成方法。DDS頻率合成器主要由頻率寄存器、相位累加器、波形ROM, D/A轉(zhuǎn)換器和低通濾波器組成。在系

14、統(tǒng)時(shí)鐘一定的情況下，輸出頻率決定于頻率寄存器的中的頻率字。而相位累加器的字長(zhǎng)決定了分辨率?；谶@樣的結(jié)構(gòu)DDS頻率合成器具有以下優(yōu)點(diǎn):(1)頻率分辨率高，輸出頻點(diǎn)多，可達(dá)個(gè)頻點(diǎn)〔假設(shè)DDS相位累加器的字長(zhǎng)是N); (2)頻率切換速度快，可達(dá)us量級(jí);(3)頻率切換時(shí)相位連續(xù);(4)可以輸出寬帶正交信號(hào);(5)輸出相位噪聲低，對(duì)參考頻率源的相位噪聲有改善作用;(6)可以產(chǎn)生任意波形;(7)全數(shù)字化實(shí)現(xiàn)，便于集成，體積小，重量輕。</

15、p><p>　　雖然DDS 有很多優(yōu)點(diǎn)但也有其固有的缺點(diǎn)。</p><p>　?。?）雜散抑制差這是DDS的一個(gè)主要的缺點(diǎn)。由于DDS一般采用了相位截?cái)嗉夹g(shù)，它的直接后果是給DDS的輸出信號(hào)引入了雜散。</p><p>　?。?）工作頻帶受限。根據(jù)DDS 的結(jié)構(gòu)和工作原理DDS 的工作頻率要受到器件速度的限制和基準(zhǔn)頻率有直接的關(guān)系，但隨著目前微電子水平的不斷提高DDS

16、工作頻率也有很大的提高。</p><p>　?。?） 相位噪聲性能與其它頻率合成器相比，DDS 的全數(shù)字結(jié)構(gòu)使得相位噪聲不能獲得很高的指標(biāo)，DDS的相位噪聲主要由參考時(shí)鐘信號(hào)的性質(zhì)參考時(shí)鐘的頻率與輸出頻率之間的關(guān)系，以及器件本身的噪聲基底決定。</p><p>　　1.3 DDS的發(fā)展前景</p><p>　　近幾年超高速數(shù)字電路的發(fā)展以及對(duì)DDS的深入研究，DDS

17、的最高工作頻率以及噪聲性能已接近并達(dá)到鎖相頻率合成器相當(dāng)?shù)乃?。隨著這種頻率合成技術(shù)的發(fā)展，現(xiàn)已廣泛應(yīng)用于通訊、導(dǎo)航、雷達(dá)、遙控遙測(cè)、電子對(duì)抗以及現(xiàn)代化的儀器儀表工業(yè)等領(lǐng)域。直接數(shù)字頻率合成器的基本優(yōu)點(diǎn)是在微處理器的控制下。能夠準(zhǔn)確而快捷地調(diào)節(jié)輸出信號(hào)的頻率、相位和幅度。此外，DDS具有頻率和相位分辨率高、頻率切換速度快、易于智能控制等突出特點(diǎn)。</p><p>　　隨著集成電路工藝的不斷改善，這些產(chǎn)品的功能也愈

18、來(lái)愈強(qiáng)大?，F(xiàn)在不僅在一個(gè)芯片上能夠集成DDS所需要的全部功能，而且也具備了一些有用的調(diào)制能力。除了在儀器中的應(yīng)用外，DDS在通信系統(tǒng)和雷達(dá)系統(tǒng)中也有很重要的用途。通過(guò)DDS可以比較容易的產(chǎn)生一些通信中常用的調(diào)制信號(hào)如:頻移鍵控(FSK)、二進(jìn)制相移鍵控(BPSK)和正交相移鍵控(QPSK)。DDS可以產(chǎn)生兩路相位嚴(yán)格正交的信號(hào)在正交調(diào)制和解調(diào)中的到廣泛應(yīng)用，是一中很好的本振源。在雷達(dá)中通過(guò)DDS和PLL相結(jié)合可以產(chǎn)生毫米波線性調(diào)頻信號(hào)，

19、DDS移相精度高、頻率捷變快和發(fā)射波形可捷變等優(yōu)點(diǎn)在雷達(dá)系統(tǒng)中也可以得到很好的發(fā)揮。</p><p>　　1.4 電子設(shè)計(jì)自動(dòng)化（EDA）</p><p>　　20世紀(jì)90年代，國(guó)際上電子和計(jì)算機(jī)技術(shù)較先進(jìn)的國(guó)家，一直在積極探索新的電子電路設(shè)計(jì)方法，并在設(shè)計(jì)方法、工具等方面進(jìn)行了徹底的變革，取得了巨大成功。在電子技術(shù)設(shè)計(jì)領(lǐng)域，可編程邏輯器件（如CPLD、FPGA）的應(yīng)用，已得到廣泛的普及，

20、這些器件為數(shù)字系統(tǒng)的設(shè)計(jì)帶來(lái)了極大的靈活性。這些器件可以通過(guò)軟件編程而對(duì)其硬件結(jié)構(gòu)和工作方式進(jìn)行重構(gòu)，從而使得硬件的設(shè)計(jì)可以如同軟件設(shè)計(jì)那樣方便快捷。這一切極大地改變了傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計(jì)方法、設(shè)計(jì)過(guò)程和設(shè)計(jì)觀念，促進(jìn)了EDA技術(shù)的迅速發(fā)展。    EDA是電子設(shè)計(jì)自動(dòng)化（Electronic Design Automation）的縮寫，在20世紀(jì)90年代初從計(jì)算機(jī)輔助設(shè)計(jì)（CAD）、計(jì)算機(jī)輔助制造（CAM）、計(jì)算機(jī)

21、輔助測(cè)試（CAT）和計(jì)算機(jī)輔助工程（CAE）的概念發(fā)展而來(lái)的。EDA技術(shù)就是以計(jì)算機(jī)為工具，設(shè)計(jì)者在EDA軟件平臺(tái)上，用硬件描述語(yǔ)言HDL完成設(shè)計(jì)文件，然后由計(jì)算機(jī)自動(dòng)地完成邏輯編譯、化簡(jiǎn)、分割、綜合、優(yōu)化、布局、布線和仿真，直至對(duì)于特定目標(biāo)芯片的適配編譯、邏輯映射和編程下載等工作。EDA技術(shù)的出現(xiàn)，極大地提高了電路設(shè)計(jì)的效率和可靠性，減輕了設(shè)計(jì)</p><p>　　1.5 FPGA簡(jiǎn)介</p>&

22、lt;p>　　FPGA是英文Field Programmable Gate Array的縮寫，即現(xiàn)場(chǎng)可編程門陣列，它是在PAL、GAL、EPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。用戶現(xiàn)場(chǎng)可編程門陣列FPGA是一種高密度的可編程邏輯器件。由于FPGA器件集成度高,方便易用，開(kāi)發(fā)和上市周期短，在數(shù)字設(shè)計(jì)和電子生產(chǎn)中得到迅速普及和應(yīng)用，并一度在高密度的可編程邏輯器件領(lǐng)域中獨(dú)占鰲頭。</p>

23、<p>　　1.5.1 FPGA的結(jié)構(gòu)</p><p>　　FPGA和 CPLD都是高密度現(xiàn)場(chǎng)可編程邏輯芯片，都能夠?qū)⒋罅康倪壿嫻δ芗捎谝粋€(gè)單片集成電路中，其集成度已發(fā)展到現(xiàn)在的幾百萬(wàn)門?，F(xiàn)場(chǎng)可編程門陣列FPGA是由掩膜可編程門陣列（MPGA）和可編程邏輯器件二者演變而未的，并將它們的特性結(jié)合在一起，因此FPGA既有門陣列的高邏輯密度和通用性，又有可編程邏輯器件的用戶可編程特性。FPGA通常由接線資

24、源分隔的可編程邏輯單元（或宏單元）構(gòu)成陣列，又由可編程I／O單元圍繞陣列構(gòu)成整個(gè)芯片，其內(nèi)部資源是分段互聯(lián)的，因而延時(shí)不可預(yù)測(cè)，只有編程完畢后才能實(shí)際測(cè)量。</p><p>　　1.5.2 FPGA的開(kāi)發(fā)流程</p><p>　　FPGA設(shè)計(jì)人體分為設(shè)計(jì)輸入、綜合、功能仿真（前仿真）、實(shí)現(xiàn)、時(shí)序仿真（后仿真）、配置下載等六個(gè)步驟，設(shè)計(jì)流程如圖1.1所示。下面分別介紹各個(gè)設(shè)計(jì)步驟。</

25、p><p>　　圖1.1 FPGA設(shè)計(jì)流程圖</p><p><b>　　1、設(shè)計(jì)輸入</b></p><p>　　設(shè)計(jì)輸入包括使用硬件描述語(yǔ)言HDL、狀態(tài)圖與原理圖輸入三種方式。 </p><p><b>　　2、 設(shè)計(jì)綜合</b></p><p>　　綜合，就是針對(duì)給定的電

26、路實(shí)現(xiàn)功能和實(shí)現(xiàn)此電路的約束條件，如速度、功耗、成本及電路類型等，通過(guò)計(jì)算機(jī)進(jìn)行優(yōu)化處理，獲得一個(gè)能滿足上述要求的電路設(shè)計(jì)方案。</p><p><b>　　3、 仿真驗(yàn)證</b></p><p>　　從廣義上講，設(shè)計(jì)驗(yàn)證包括功能與時(shí)序仿真和電路驗(yàn)證。仿真是指使用設(shè)計(jì)軟件包對(duì)已實(shí)現(xiàn)的設(shè)計(jì)進(jìn)行完整測(cè)試，模擬實(shí)際物理環(huán)境下的工作情況。前仿真是指僅對(duì)邏輯功能進(jìn)行測(cè)試模擬，以

27、了解其實(shí)現(xiàn)的功能否滿足原設(shè)計(jì)的要求，仿真過(guò)程沒(méi)有加入時(shí)序信息，不涉及具體器件的硬件特性，如延時(shí)特性；而在布局布線后，提取有關(guān)的器件延遲、連線延時(shí)等時(shí)序參數(shù)，并在此基礎(chǔ)上進(jìn)行的仿真稱為后仿真，它是接近真實(shí)器件運(yùn)行的仿真。 </p><p><b>　　4、 設(shè)計(jì)實(shí)現(xiàn)</b></p><p>　　實(shí)現(xiàn)可理解為利用實(shí)現(xiàn)工具把邏輯映射到目標(biāo)器件結(jié)構(gòu)的資源中，決定邏輯的最佳布局

28、，選擇邏輯與輸入輸出功能連接的布線通道進(jìn)行連線，并產(chǎn)生相應(yīng)文件（如配置文件與相關(guān)報(bào)告）。通常可分為如下五個(gè)步驟:轉(zhuǎn)換，映射，布局與布線，時(shí)序提取和配置。</p><p><b>　　5、時(shí)序分析</b></p><p>　　在設(shè)計(jì)實(shí)現(xiàn)過(guò)程中，在映射后需要對(duì)一個(gè)設(shè)計(jì)的實(shí)際功能塊的延時(shí)和估計(jì)的布線延時(shí)進(jìn)行時(shí)序分析；而在布局布線后，也要對(duì)實(shí)際布局布線的功能塊延時(shí)和實(shí)際布線延

29、時(shí)進(jìn)行靜態(tài)時(shí)序分析。</p><p>　　在綜合與時(shí)序仿真過(guò)程中交互使用PrimeTime進(jìn)行時(shí)序分析，滿足設(shè)計(jì)要求后即可進(jìn)行FPGA芯片投片前的最終物理驗(yàn)證。</p><p><b>　　6、配置下載</b></p><p>　　下載是在功能仿真與時(shí)序仿真正確的前提下，將綜合后形成的位流下載到具體的FPGA芯片中，也叫芯片配置。FPGA設(shè)計(jì)有

30、兩種配置形式：直接由計(jì)算機(jī)經(jīng)過(guò)專用下載電纜進(jìn)行配置；由外圍配置芯片進(jìn)行上電時(shí)自動(dòng)配置。</p><p>　　1.6 VHDL語(yǔ)言簡(jiǎn)介</p><p>　　EDA的關(guān)鍵技術(shù)之一是要求用行為抽象化方法來(lái)描述數(shù)字系統(tǒng)的硬件電路,即硬件描述語(yǔ)言(HDL)描述方式。所以采用硬件描述語(yǔ)言及相關(guān)的編輯、綜合和仿真等技術(shù)是當(dāng)今EDA領(lǐng)域發(fā)展的又一重要特征。</p><p>　　超高

31、速集成電路硬件描述語(yǔ)言VHDL [VHSIC (Very–High–Speed– Integrated–Circuit) Hardware Discription Language] 作為IEEE-1076標(biāo)準(zhǔn)所規(guī)范的硬件描述語(yǔ)言,得到了眾多EDA公司和集成電路廠商的支持與認(rèn)同，已經(jīng)成為現(xiàn)代電子設(shè)計(jì)領(lǐng)域的通用描述語(yǔ)言和主要設(shè)計(jì)手段。VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、功能和接口，尤其是其強(qiáng)大的行為描述能力和語(yǔ)言結(jié)構(gòu)，只需直接面對(duì)對(duì)

32、象進(jìn)行系統(tǒng)級(jí)的邏輯行為描述，從而避開(kāi)了具體的器件結(jié)構(gòu)來(lái)進(jìn)行系統(tǒng)設(shè)計(jì)。另外，VHDL的可移植能力和多層次設(shè)計(jì)描述能力，使得VHDL的設(shè)計(jì)文件可以被不同EDA工具和各類CPLD器件所支持，并創(chuàng)建為階層式設(shè)計(jì)模塊綜合到CPLD/FPGA器件中，使之以最快的速度上市并自然地轉(zhuǎn)換為ASIC設(shè)計(jì)。</p><p>　　利用VHDL進(jìn)行脫離具體目標(biāo)器件的設(shè)計(jì)為大系統(tǒng)級(jí)、混合系統(tǒng)級(jí)和單片系統(tǒng)級(jí)設(shè)計(jì)技術(shù)的發(fā)展奠定了良好的基礎(chǔ)。正因

33、為VHDL這種與硬件電路和器件系列(CPLD/FPGA)的極小相關(guān)性以及其簡(jiǎn)潔明確的語(yǔ)言結(jié)構(gòu)和便于修改和共享等特點(diǎn)，使得VHDL在電子設(shè)計(jì)和EDA領(lǐng)域具有更好的通用性和更寬廣的適用面。</p><p>　　1.7 MAX+PLUSⅡ簡(jiǎn)介</p><p><b>　　1、特點(diǎn)</b></p><p>　　MAX+PLUSⅡ的全稱是Multipe

34、Array Matrix and Programmable Logic User System（多陣列矩陣及可編程邏輯用戶系統(tǒng)），它提供了與結(jié)構(gòu)無(wú)關(guān)的設(shè)計(jì)環(huán)境，支持FLEX、MAX及Classic系統(tǒng)器件。</p><p>　　MAX+PLUSⅡ具有開(kāi)放的界面，可與其他工業(yè)標(biāo)準(zhǔn)的EDA設(shè)計(jì)輸入、綜合及校驗(yàn)工具相連接。MAX+PLUSⅡ提供豐富的邏輯功能庫(kù)供設(shè)計(jì)人員調(diào)用， MAX+PLUSⅡ軟件支持各種HDL語(yǔ)言設(shè)

35、計(jì)輸入，包括VHDL、Verilog HDL和Altera自己的硬件描述語(yǔ)言AHDL。</p><p><b>　　2、設(shè)計(jì)流程</b></p><p>　　圖 1.2 MAX+PLUSⅡ的設(shè)計(jì)流程</p><p>　　使用MAX+PLUSⅡ的設(shè)計(jì)過(guò)程包括以下幾步，若任一步出錯(cuò)或未達(dá)到設(shè)計(jì)要求則應(yīng)修改設(shè)計(jì)，然后重復(fù)以后各步，如圖1.2所示。&l

36、t;/p><p>　　輸入設(shè)計(jì)項(xiàng)目。邏輯設(shè)計(jì)的輸入方法有原理圖形輸入、文本輸入、波形輸入及第三方EDA工具生成的設(shè)計(jì)網(wǎng)表文件輸入等。輸入方法不同，生成設(shè)計(jì)文件的名稱后綴就不同。</p><p>　　編譯設(shè)計(jì)項(xiàng)目。首先，根據(jù)設(shè)計(jì)項(xiàng)目要求設(shè)定編譯參數(shù)和編譯策略。然后對(duì)設(shè)計(jì)項(xiàng)目進(jìn)行網(wǎng)表提取、邏輯綜合、器件適配，并產(chǎn)生報(bào)告文件，延時(shí)信息文件和器件編程文件，供分析、仿真和編程使用。</p>

37、<p>　　（3）校驗(yàn)設(shè)計(jì)項(xiàng)目。設(shè)計(jì)項(xiàng)目校驗(yàn)方法包括功能仿真、模擬仿真和定時(shí)分析。功能仿真是在不考慮器件延時(shí)的理想情況下仿真設(shè)計(jì)項(xiàng)目的一種項(xiàng)目驗(yàn)證方法，稱為前仿真。模擬仿真是在考慮設(shè)計(jì)項(xiàng)目具體適配器件的各種延時(shí)的情況下仿真設(shè)計(jì)項(xiàng)目的一種項(xiàng)目驗(yàn)證方法，稱為后仿真。定時(shí)分析用來(lái)分析器件引腳及內(nèi)部節(jié)點(diǎn)之間的傳輸路徑延時(shí)、時(shí)序邏輯的性能以及器件內(nèi)部各種寄存器的建立保持時(shí)間。</p><p>　　（4）編程驗(yàn)證

38、設(shè)計(jì)項(xiàng)目。用MAX+PLUSⅡ編程器通過(guò)Altera編程硬件或其它工業(yè)標(biāo)準(zhǔn)編程器，將經(jīng)過(guò)仿真確認(rèn)后的編程目標(biāo)文件便如所選定的Altera可編程邏輯器件中，然后加入實(shí)際激勵(lì)信號(hào)，測(cè)試是否達(dá)到設(shè)計(jì)要求。</p><p><b>　　第2章 總體設(shè)計(jì)</b></p><p>　　2.1 DDS的基本原理</p><p>　　直接數(shù)字頻率合成技術(shù)（D

39、irect Digital Frequency Synthesis，即DDFS，一般簡(jiǎn)稱DDS）是從相位概念出發(fā)直接合成所需波形的一種新的頻率合成技術(shù)。近年來(lái)，技術(shù)和器件水平不斷發(fā)展，這使DDS合成技術(shù)也得到了飛速的發(fā)展，它在相對(duì)帶寬、頻率轉(zhuǎn)換時(shí)間、相位連續(xù)性、正交輸出、高分辨力以及集成化等一系列性能指標(biāo)方面已遠(yuǎn)遠(yuǎn)超過(guò)了傳統(tǒng)的頻率合成技術(shù)所能達(dá)到的水平，完成了頻率合成技術(shù)的又一次飛躍，是目前運(yùn)用最廣泛的頻率合成技術(shù)。</p>

40、<p>　　2.1.1 DDS的基本原理和優(yōu)化構(gòu)想</p><p>　　DDS的主要思想是從相位的概念出發(fā)合成所需的波形,其結(jié)構(gòu)由相位累加器,正弦ROM查找表, D/A轉(zhuǎn)換器和低通濾波器組成。它的基本原理框圖如圖2.1所示。</p><p>　　圖2.1 DDS原理圖</p><p>　　圖2.1中, fc 為時(shí)鐘頻率, K為頻率控制字, N 為相位

41、累加器的字長(zhǎng), m 為ROM地址線位數(shù), n為ROM的數(shù)據(jù)線寬度(一般也為D/A轉(zhuǎn)換器的位數(shù)) , fo 為輸出頻率, 輸出頻率fo 由fC 和K共同決定: fo = fC×K/2N。又因?yàn)镈DS遵循奈奎斯特(Nyquist)取樣定律:即最高的輸出頻率是時(shí)鐘頻率的一半,即fo = fC/2。實(shí)際中DDS的最高輸出頻率由允許輸出的雜散水平?jīng)Q定,一般取值為fo ≤40% fC。</p><p>　　對(duì)DDS

42、進(jìn)行優(yōu)化設(shè)計(jì),目的是在保持DDS原有優(yōu)點(diǎn)的基礎(chǔ)上,盡量減少硬件復(fù)雜性,降低芯片面積和功耗,提高芯片速度等。為了減小DDS的設(shè)計(jì)成本, 對(duì)其結(jié)構(gòu)進(jìn)行優(yōu)化,優(yōu)化后DDS的核心結(jié)構(gòu)框圖如下所示。</p><p>　　圖2.2　優(yōu)化后的DDS核心框圖</p><p>　　其中的地址轉(zhuǎn)換器是根據(jù)adri[14]的數(shù)值判斷數(shù)值是增長(zhǎng)(0～π/2)或減少(π/2～π) ,數(shù)據(jù)轉(zhuǎn)換器是根據(jù)adri[15]

43、的數(shù)值判斷生成波形的前半個(gè)周期(0～π)或者后半個(gè)周期(π～2π) 。</p><p>　　2.1.2 DDS的工作原理</p><p>　　圖2.3所示是一個(gè)基本的DDS電路工作原理框圖。</p><p>　　圖2.3 DDS輸出原理框圖</p><p>　　電路一般包括基準(zhǔn)時(shí)鐘、頻率累加器、相位累加器、幅度/相位轉(zhuǎn)換電路、D/A轉(zhuǎn)換器和

44、低通濾波器（LPF）。每來(lái)一個(gè)時(shí)鐘脈沖，N位加法器將頻率控制數(shù)據(jù)X與累加寄存器輸出的累加相位數(shù)據(jù)相加，把相加后的結(jié)果Y送至累加寄存器的輸入端。累加寄存器一方面將在上一時(shí)鐘周期作用后所產(chǎn)生的新的相位數(shù)據(jù)反饋到加法器的輸入端，以使加法器在下一時(shí)鐘的作用下繼續(xù)與頻率控制數(shù)據(jù)X相加；另一方面，將這個(gè)值作為取樣地址值送入幅度/相位轉(zhuǎn)換電路，幅度/相位轉(zhuǎn)換電路根據(jù)這個(gè)地址值輸出相應(yīng)的波形數(shù)據(jù)。最后，經(jīng)數(shù)/模轉(zhuǎn)換（D/A Converter）和低通濾

45、波器（Low Pass Filter）將波形數(shù)據(jù)轉(zhuǎn)換成所需要的模擬波形。相位累加器在基準(zhǔn)時(shí)鐘的作用下，進(jìn)行線性相位累加，當(dāng)相位累加器累加滿量時(shí)就會(huì)產(chǎn)生一次溢出，這樣就完成了一個(gè)周期，這個(gè)周期也就是DDS合成信號(hào)的一個(gè)頻率周期。</p><p>　　其中，輸出頻率的變化是通過(guò)改變累加器中的PIR（相位遞增寄存器）中的常數(shù)X，便改變了每個(gè)周期中的點(diǎn)數(shù)，而這些點(diǎn)數(shù)正是用來(lái)改變整個(gè)波形的頻率。當(dāng)一個(gè)新的PIR常數(shù)被存進(jìn)寄

46、存器，波形的輸出頻率便隨著下一個(gè)時(shí)鐘周期連續(xù)地改變改變相位。相位累加器將依據(jù)PIR中存儲(chǔ)的常數(shù)來(lái)改變RAM中的地址，若PIR數(shù)值很小(即頻率較低)，累加器便一步一步地經(jīng)過(guò)每一個(gè)RAM地址。當(dāng)PIR的值較大時(shí)，相位累加器將跳躍某些RAM地址。因此，隨著頻率的增加，每個(gè)波形周期中的輸出采樣點(diǎn)數(shù)將減小。實(shí)際上，在不同頻率的波形中，每個(gè)周期給出的點(diǎn)數(shù)是不同的。</p><p>　　2.1.3 DDS的輸出頻率及分辨率&l

47、t;/p><p>　　DDS輸出信號(hào)的頻率由式（2.1）給定： </p><p><b>　?。?.1）</b></p><p>　　式中，為輸出頻率，為系統(tǒng)同步的時(shí)鐘頻率，N為累加器位數(shù)，M為輸入頻率的數(shù)值?？梢?jiàn)，理論上通過(guò)設(shè)定DDS相位累加器位數(shù)頻率控制字N和基準(zhǔn)時(shí)鐘的值，就可以產(chǎn)生任一頻率的輸出。而DDS的頻率分

48、辨率定義：</p><p>　　（2.2）也即輸出頻率的步進(jìn)制。由于基準(zhǔn)時(shí)鐘一般固定，因此相位累加器的位數(shù)就決定了頻率分辨率。事實(shí)上D/A轉(zhuǎn)換器的輸出波形，相當(dāng)于是一個(gè)連續(xù)平滑波形的采樣，這樣根據(jù)奈奎斯特采樣定律，采樣率必需要大于信號(hào)頻率的兩倍。也就是說(shuō)D/A轉(zhuǎn)化器的輸出如果要完全恢復(fù)的話，輸出波形的頻率必須小于/2。一般來(lái)說(shuō)，位數(shù)越多，分辨率越高。那么M的最大取有一定的過(guò)渡帶的，所以輸出頻率還要有一定的余量，

49、一般來(lái)說(shuō)在實(shí)際應(yīng)用當(dāng)中DDS的輸出頻率不能超過(guò)0.4。本設(shè)計(jì)采用N=32，=43MHZ，設(shè)計(jì)的分辨率約為0.01HZ。</p><p>　　第3章 VHDL實(shí)現(xiàn)直接數(shù)字頻率合成</p><p>　　通過(guò)第二章對(duì)DDS基本原理的分析，DDS的基本原理是以數(shù)控振蕩器的方式，產(chǎn)生頻率、相位可控制的正弦波。電路一般由相位累加器、ROM波形存儲(chǔ)器(正弦，方波查找表)、數(shù)模轉(zhuǎn)換器(DAC)、低通平滑濾

50、波器(LPF)構(gòu)成。</p><p>　　本設(shè)計(jì)采用N=32，=43MHZ，設(shè)計(jì)的相位累加器相位分辨率約為8.382X10-8度。</p><p>　　3.1 相位累加器的設(shè)計(jì)</p><p>　　相位累加器是整個(gè)DDS的核心。它的輸入是相位增量B△θ，又由于B△θ，與輸出頻率FOUT是簡(jiǎn)單的線形關(guān)系:</p><p>　　.

51、 （3.1）</p><p>　　信號(hào)發(fā)生器的輸出可以描述為:</p><p><b>　　. （3.2）</b></p><p>　　其中是指前一個(gè)周期的相位值,同樣得到:</p><p><b>　?。?.3）</b></p><

52、p>　　由上面的推導(dǎo)，可以看出，只要對(duì)相位的量化值進(jìn)行簡(jiǎn)單的累加運(yùn)算，就可以得到正弦信號(hào)的當(dāng)前的相位值，而用累加的相位增量量化值決定了信號(hào)的輸出頻率，并呈簡(jiǎn)單的線形關(guān)系。相位累加器的輸入又稱為頻率字輸入，事實(shí)上當(dāng)系統(tǒng)基準(zhǔn)時(shí)鐘是2N時(shí)，就等于。相位累加器由N位加法器與N位相位寄存器級(jí)聯(lián)成。此環(huán)節(jié)是典型的反饋電路：每來(lái)一個(gè)時(shí)鐘脈沖，累加器將頻率控制字M與相位寄存器輸出的累加相位數(shù)據(jù)相加，把相加后的結(jié)果送至相位寄存器的數(shù)據(jù)輸入端；相位寄

53、存器將累加器上一個(gè)時(shí)鐘作用后所產(chǎn)生的新相位數(shù)據(jù)反饋到累加器的輸入端，以使累加器在下一個(gè)時(shí)鐘的作用下繼續(xù)與頻率控制數(shù)據(jù)相加。這樣，相位累加器在參考時(shí)鐘的作用下，進(jìn)行線性相位累加，當(dāng)累加器累加滿量時(shí)就會(huì)產(chǎn)生一次溢出，完成一個(gè)周期性的動(dòng)作，這個(gè)周期就是DDS合成信號(hào)的一個(gè)頻率周期，累加器的溢出頻率就是DDS輸出的信號(hào)頻率。本設(shè)計(jì)采用32位的累加器,43M的晶振其頻率分辨率可以達(dá)到0.01HZ,累加采用原理輸入法。相位累加器實(shí)質(zhì)就是由加法器和寄

54、存器構(gòu)成.</p><p>　　3.1.1 32位加法器的設(shè)計(jì)</p><p>　　本設(shè)計(jì)需要32位的加法器,設(shè)計(jì)采用串性與并行結(jié)合,先構(gòu)成一個(gè)8位加法器,然后用4個(gè)八位的加法器構(gòu)成累加器,其32位的加法器如圖3.1所示</p><p>　　圖3.1 32位加法器模塊圖 </p><p><b>　　仿真與分析：</b>

55、;</p><p>　　仿真波形如圖3.2所示</p><p>　　圖3.2 32位全加器仿真波形</p><p>　　ADDER32000能完成32位加法，進(jìn)位輸出正常，達(dá)到設(shè)計(jì)目標(biāo)。其ADDER32000底層原理圖如圖3.3所示</p><p>　　圖3.3 32位加法器底層圖</p><p>　　3.1.2

56、 寄存器的設(shè)計(jì)</p><p>　　本設(shè)計(jì)多次用到寄存器，D32、D32CO、它們大概原理相同，但有些細(xì)小的差別。本質(zhì)都是一個(gè)32位的D觸發(fā)器，在一個(gè)上升沿到來(lái)時(shí)開(kāi)始存儲(chǔ)。 </p><p>　　用VHDL設(shè)計(jì)32位的觸發(fā)器，其模塊如圖3.4所示</p><p>　　圖3.4 D32系列觸發(fā)器</p><p><b>　　仿真

57、與分析：</b></p><p>　　D32系列觸發(fā)器仿真波形如圖3.5、3.6所示</p><p>　　圖3.5 D32仿真波形</p><p>　　圖 3.6 D322CO仿真波形</p><p>　　該模塊比較簡(jiǎn)單，它只包括一個(gè)進(jìn)程。CLK是該進(jìn)程的敏感信號(hào)，當(dāng)CLK的上升沿到來(lái)時(shí)啟動(dòng)該進(jìn)程，寄存器就開(kāi)始寄存數(shù)據(jù)，防止了

58、敏感信號(hào)丟失，其仿真結(jié)果可以看到，當(dāng)上升沿到來(lái)時(shí)，寄存輸入的數(shù)據(jù)，實(shí)現(xiàn)了數(shù)據(jù)的緩存。</p><p>　　3.2 正弦波ROM</p><p>　　直接數(shù)字頻率合成器選用基于查詢表LUT的方法這類方法，在ROM 中存儲(chǔ)完整的或部分的正弦信號(hào)，相位累加器的輸出作為讀取ROM 的地址信號(hào)，此時(shí)，相位累加器的位數(shù)N 決定了輸出信號(hào)的頻率分辨精度，ROM地址位數(shù)L決定了相位分辨精度。DDS查詢表R

59、OM所存儲(chǔ)的數(shù)據(jù)是每一個(gè)相位所對(duì)應(yīng)的二進(jìn)制數(shù)字正弦幅值，在每一個(gè)時(shí)鐘周期內(nèi)相位累加器輸出序列的高N 位對(duì)其進(jìn)行尋址，最后輸出為該相位對(duì)應(yīng)的二進(jìn)制正弦幅值序列可以看出ROM 的存儲(chǔ)量為* D其中N 為相位累加器的輸出位數(shù)，D為ROM的輸出位數(shù)，為了取的高的分辨率L通常取的很大，如24 、32 或48 這么高的位數(shù)如若L =N 則ROM 必然要求很高的容量，在一塊兒芯片上集成這么大的ROM 會(huì)使成本提高，功耗增大，且可靠性下降,輸出精度受D

60、/A位數(shù)的限制,未有很大改善，所以一般L= N，而且提出了很多壓縮ROM 容量的方法，由于正弦函數(shù)具有對(duì)稱性，所以可以用0—2內(nèi)的不同的對(duì)稱性來(lái)實(shí)現(xiàn)壓縮算法，從而提高系統(tǒng)性能。</p><p>　　本設(shè)計(jì)采用L=32，N=8。正弦ROM查找表完成的查表轉(zhuǎn)換,也可以理解成相位到幅度的轉(zhuǎn)換,它的輸入是相位累加器的輸出,事實(shí)上就是ROM的地址值;輸出送往D/A,轉(zhuǎn)化成模擬信號(hào)。</p><p>

61、　　用VHDL設(shè)計(jì)8位ROM，其模塊如圖3.7所示</p><p>　　圖3.7 波形存儲(chǔ)器</p><p>　　正弦波ROM仿真如圖3.8所示</p><p>　　圖3.8 正弦波仿真波形</p><p>　　由圖3.8可知，ADDER為所對(duì)應(yīng)的相位，輸出的幅值為所設(shè)計(jì)，正弦波選點(diǎn)正常，256點(diǎn)與相位能相互對(duì)應(yīng)。</p>

62、<p>　　3.3 DDS控制電路的設(shè)計(jì)</p><p>　　這個(gè)部分主要是要解決DDS模塊與鍵盤的接口問(wèn)題。相當(dāng)DDS集成芯片中的控制寄存器和命令寄存器的作用。在FPGA的實(shí)現(xiàn)中，主要設(shè)計(jì)了兩個(gè)模塊，一個(gè)是輸入寄存器模塊，用于接收鍵盤寫入的各個(gè)控制字，另外一個(gè)是地址分配模塊，這樣就可以通過(guò)不同的地址來(lái)選通FPGA各個(gè)模塊工作。輸入寄存器模塊主要是為了接收寫入的頻率控制字。在設(shè)計(jì)中DDS的采用了32位

63、的相位累加器。這樣對(duì)于一個(gè)頻率控制字，鍵盤要分次分別寫入4個(gè)字節(jié);地位向高位移位?；谶@樣的要求，我們?cè)O(shè)計(jì)了輸入寄存器模塊。</p><p>　　輸入寄存器模塊圖如圖3.9所示：</p><p>　　圖3.9 輸入控制模塊圖</p><p>　　CLR是低電平異步清零，EN是高電平使能，CLK是寫入時(shí)鐘，ROUT[31..0]是寄存器輸出的32位頻率控制字。該模塊的

64、Z作過(guò)程是這樣的，當(dāng)使能為高，異步清零也為高的時(shí)候，KEY_VALID的上升沿時(shí)，及按鍵按下時(shí)將數(shù)據(jù)線上的4bit數(shù)據(jù)鎖存進(jìn)該模塊中，當(dāng)鎖存完4個(gè)字節(jié)的數(shù)據(jù)后，自動(dòng)將這四個(gè)字節(jié)按照先寫入的在高位的順序合成。</p><p><b>　　仿真與分析</b></p><p>　　圖3.10 輸入控制模塊圖</p><p>　　圖3.11 輸入控

65、制模塊圖</p><p>　　圖3.10仿真，頻率控制字移位寄存；圖3.11清零鍵按下時(shí)，輸出為零；確認(rèn)按下時(shí)INPUT1傳輸頻率控制字。從仿真可知，該模塊能達(dá)到設(shè)計(jì)要求。</p><p>　　3.4 DDS的總體</p><p>　　其低層原理圖見(jiàn)附錄，下面介紹DDS的總體。</p><p><b>　?。?）模塊圖</b&

66、gt;</p><p>　　圖3.12 DDS模塊圖</p><p><b>　　仿真與分析：</b></p><p>　　1200KHZ正弦波仿真波形如圖3.13所示；</p><p>　　10KHZ正弦波仿真波形如圖3.14所示；</p><p>　　圖3.13 1200KHZ正弦波仿真

67、波形</p><p>　　圖3.14 10KHZ正弦波仿真波形</p><p>　　圖3.13、圖3.14是兩組正弦波的輸出信號(hào)。其輸出頻率與頻率控制字送來(lái)數(shù)據(jù)對(duì)應(yīng)起來(lái)，仿真波形正常。從上述兩組波形可以看出，對(duì)應(yīng)的頻率控制字輸出對(duì)應(yīng)的頻率，其幅值與來(lái)自頻率控制控制的相位相對(duì)應(yīng)。輸出的幅值與ROM中的數(shù)字相對(duì)應(yīng)，其DDS的主體已基本達(dá)到設(shè)計(jì)要求。</p><p>

68、　　第4章 硬件實(shí)現(xiàn)與外圍電路</p><p>　　此章主要介紹了DA轉(zhuǎn)化，濾波電路，鍵盤電路，顯示電路。外圍電路是設(shè)計(jì)的難點(diǎn)，關(guān)系是否能夠正常輸出，正常輸入。</p><p>　　4.1 DAC模塊</p><p>　　我們要選用的芯片是八位DAC，轉(zhuǎn)換時(shí)間小于10μs 。DAC0832是雙列直插式8位D/A轉(zhuǎn)換器。能完成數(shù)字量輸入到模擬量(電流)輸出的轉(zhuǎn)換。圖

69、4.1和圖4.2分別為DAC0832的引腳圖和內(nèi)部結(jié)構(gòu)圖。其主要參數(shù)如下：分辨率為8位，轉(zhuǎn)換時(shí)間為1μs，滿量程誤差為±1LSB，參考電壓為(+10～-10)V，供電電源為(+5～+15)V，邏輯電平輸入與TTL兼容。從圖4.1中可見(jiàn)，在DAC0832中有兩級(jí)鎖存器，第一級(jí)鎖存器稱為輸入寄存器，它的允許鎖存信號(hào)為ILE，第二級(jí)鎖存器稱為DAC寄存器，它的鎖存信號(hào)也稱為通道控制信號(hào) /XFER。DAC0832能夠達(dá)到要求。<

70、;/p><p>　　4.1.1 DAC0832引腳及其功能</p><p>　　圖4.1中，當(dāng)ILE為高電平，片選信號(hào) /CS 和寫信號(hào) /WR1為低電平時(shí)，輸入寄存器控制信號(hào)為1，這種情況下，輸入寄存器的輸出隨輸入而變化。此后，當(dāng) /WR1由低電平變高時(shí)，控制信號(hào)成為低電平，此時(shí)，數(shù)據(jù)被鎖存到輸入寄存器中，這樣輸入寄存器的輸出端不再隨外部數(shù)據(jù)DB的變化而變化。</p><

71、p>　　對(duì)第二級(jí)鎖存來(lái)說(shuō)，傳送控制信號(hào) /XFER 和寫信號(hào) /WR2同時(shí)為低電平時(shí)，二級(jí)鎖存控制信號(hào)為高電平，8位的DAC寄存器的輸出隨輸入而變化，此后，當(dāng) /WR2由低電平變高時(shí)，控制信號(hào)變?yōu)榈碗娖剑谑菍⑤斎爰拇嫫鞯男畔㈡i存到DAC寄存器中。</p><p>　　圖4.1中其余各引腳的功能定義如下：</p><p>　　(1)、DI7～DI0 ：8位的數(shù)據(jù)輸入端，DI7為最高位

72、。</p><p>　　(2)、IOUT1 ：模擬電流輸出端1，當(dāng)DAC寄存器中數(shù)據(jù)全為1時(shí)，輸出電流最大，當(dāng) DAC寄存器中數(shù)據(jù)全為0時(shí)，輸出電流為0。</p><p>　　(3)、IOUT2 ：模擬電流輸出端2， IOUT2與IOUT1的和為一個(gè)常數(shù)，即IOUT1＋I(xiàn)OUT2＝常數(shù)。</p><p>　　(4)、RFB ：反饋電阻引出端，DAC0832內(nèi)部已經(jīng)有

73、反饋電阻，所以 RFB端可以直接接到外部運(yùn)算放大器的輸出端，這樣相當(dāng)于將一個(gè)反饋電阻接在運(yùn)算放大器的輸出端和輸入端之間。</p><p>　　(5)、VREF ：參考電壓輸入端，此端可接一個(gè)正電壓，也可接一個(gè)負(fù)電壓，它決定0至255的數(shù)字量轉(zhuǎn)化出來(lái)的模擬量電壓值的幅度，VREF范圍為(+10～-10)V。VREF端與D/A內(nèi)部T形電阻網(wǎng)絡(luò)相連。</p><p>　　(6)、Vcc ：芯片供

74、電電壓，范圍為(+5~ 15)V。</p><p>　　(7)、AGND ：模擬量地，即模擬電路接地端。</p><p>　　(8)、DGND ：數(shù)字量地。</p><p>　　圖4.2 DAC0832內(nèi)部結(jié)構(gòu)圖</p><p>　　4.1.2 DAC0832的工作方式</p><p>　　DAC0832可處于三種不

75、同的工作方式：</p><p>　　直通方式 ：當(dāng)ILE接高電平，、、和都接數(shù)字地時(shí)，DAC處于直通方式，8位數(shù)字量一旦到達(dá)DI7～DI0輸入端，就立即加到8位D/A轉(zhuǎn)換器，被轉(zhuǎn)換成模擬量。</p><p>　　單緩沖方式 ：只要把兩個(gè)寄存器中的任何一個(gè)接成直通方式，而用另一個(gè)鎖存器數(shù)據(jù)，DAC就可處于單緩沖工作方式。</p><p>　　雙緩沖方式 ：主要在以下兩

76、種情況下需要用雙緩沖方式的D/A轉(zhuǎn)換。</p><p>　　需在程序的控制下，先把轉(zhuǎn)換的數(shù)據(jù)輸入輸入緩存器，然后在某個(gè)時(shí)刻再啟動(dòng)D/A轉(zhuǎn)換。這樣，可先選中端口，把數(shù)據(jù)寫入輸入寄存器；再選中端口，把輸入寄存器內(nèi)容寫入DAC寄存器，實(shí)現(xiàn)D/A轉(zhuǎn)換。</p><p>　　在需要同步進(jìn)行D/A轉(zhuǎn)換的多路DAC系統(tǒng)中，采用雙緩沖方式，可以在不同的時(shí)刻把要轉(zhuǎn)換的數(shù)據(jù)打入各DAC的輸入寄存器，然后由一個(gè)

77、轉(zhuǎn)換命令同時(shí)啟動(dòng)多個(gè)DAC轉(zhuǎn)換。先用3條輸出指令選擇3個(gè)端口，分別將數(shù)據(jù)寫入各DAC的輸入寄存器，當(dāng)數(shù)據(jù)準(zhǔn)備就緒后，再執(zhí)行一次寫操作，使變低同時(shí)選通3個(gè)D/A的DAC寄存器，實(shí)現(xiàn)同步轉(zhuǎn)換。</p><p>　　4.1.3 DAC與FPGA的連接</p><p>　　圖4.3為FPGA和DAC0832直通方式輸出連接圖如圖4.3所示。</p><p>　　圖4.3

78、FPGA和DAC0832直通方式輸出連接圖</p><p><b>　　4.2 濾波電路</b></p><p>　　設(shè)計(jì)要求用模擬可編程芯片，低通濾波器為100KHZ的低通濾波器。這里選用ISPPAC10芯片。</p><p>　　4.2.1 ISPPAC芯片介紹</p><p>　　 系統(tǒng)可編程模擬器件ispPAC

79、(insystem Programmable Analog Circuit)具有在系統(tǒng)可編程技術(shù)的優(yōu)勢(shì)和特點(diǎn)。設(shè)計(jì)者可通過(guò)開(kāi)發(fā)軟件在計(jì)算機(jī)上快速、方便地進(jìn)行模擬電路設(shè)計(jì)、修改，對(duì)電路的特性進(jìn)行仿真，然后用編程電纜將設(shè)計(jì)方案下載到芯片中。同時(shí)還可以對(duì)已裝配在印制板上的ispPAC進(jìn)行校驗(yàn)、修改或重新設(shè)計(jì)。    ispPAC芯片包含有PAC塊，代替了傳統(tǒng)的模擬器件，他可以是儀器放大器、求和放大器或其他功

80、能單元，主要承擔(dān)模擬信號(hào)的處理任務(wù)。PAC塊的輸入、輸出通過(guò)模擬布線區(qū)ARP(Analog Routing Pool)互相連接，模擬布線區(qū)ARP在器件管腳和PAC塊的輸入、輸出間提供了一個(gè)可編程的模擬線路網(wǎng)絡(luò)，無(wú)需外部連接就可將PAC塊級(jí)聯(lián)使用。除此之外，ispPAC中還包含有參考電壓、自校正電路以及isp接口等電路。</p><p>　　4.2.2 ispPAC10的構(gòu)成及工作原理</p><

81、;p>　　ispPAC10是Lattice公司在系統(tǒng)可編程模擬器件家族中的成員之一，其內(nèi)部結(jié)構(gòu)框圖如圖4.4所示，由4個(gè)可編程模擬宏單元(PAC塊)組成，每個(gè)相當(dāng)于1個(gè)運(yùn)算放大器、電阻及電容的組合。</p><p>　　圖4.4 ISPPAC10內(nèi)部結(jié)構(gòu)框圖</p><p>　　芯片無(wú)需外圍元件就可以靈活實(shí)現(xiàn)諸如精密濾波器、求和/求差、增益/衰減和積分等基本模擬功能，每個(gè)PAC塊

82、包括1個(gè)加法運(yùn)算電路、2個(gè)差動(dòng)放大器和一系列反饋電容，這些電容和一些有固定值的反饋元件組合可以產(chǎn)生120種可編程電路，頻率范圍在10～100 kHz之間，分辨率為5%。不同增益輸入使用放大器，使他可在±1～±10之間編程任何PAC模塊。通過(guò)接合別的電路可產(chǎn)生更為復(fù)雜的信號(hào)處理功能以完成不同的電路功能。</p><p><b>　　4.3鍵盤電路</b></p>

83、<p>　　這一模塊是由FPGA單獨(dú)實(shí)現(xiàn)的。FPGA完成對(duì)鍵盤的掃描，實(shí)現(xiàn)對(duì)頻率控制字的讀入及處理。具體實(shí)現(xiàn)方法：采用4×4編碼鍵盤，由FPGA對(duì)其行線賦初值 ‘1000’，將其高電平‘1’循環(huán)賦給行線。并在掃描頻率的控制下對(duì)鍵盤的列輸出信號(hào)進(jìn)行掃描，當(dāng)有鍵按下，則讀入相應(yīng)的數(shù)值進(jìn)行相應(yīng)的處理。在頻率控制字輸入完畢后，將數(shù)據(jù)調(diào)整其輸出格式送顯示器顯示和相位累加器累加。</p><p>　　

84、鍵盤電路的電路如圖4.5所示,由分頻器電路,鍵盤掃描計(jì)數(shù)器電路,鍵盤COLUMN和ROW按鍵檢測(cè)電路,按鍵抖動(dòng)消除電路,按鍵編碼電路組成。</p><p>　　圖4.5 鍵盤電路總框圖</p><p>　　4.3.1 分頻器電路</p><p>　　如果外接一個(gè)頻率為43M的信號(hào)作為CLOCK,由于按鍵不需要那么高的頻率,所以在設(shè)計(jì)一個(gè)分頻電路將頻率降低為1KHZ,

85、因此要一個(gè)分頻器。</p><p>　　4.3.2 鍵盤掃描計(jì)數(shù)器模塊</p><p>　　以1KHZ的分頻器電路的輸出為CLOCK,按鍵(KEY_PRESS)為使能位,當(dāng)使用者尚未按鍵時(shí),KEY-PRESS=’1’,此時(shí)由0-15反復(fù)計(jì)數(shù),并輸出計(jì)數(shù)值作為按鍵檢測(cè)電路,輸入掃描鍵,直到使用者按下鍵盤時(shí)KEY-PRESSED=’0’,計(jì)數(shù)器停止持續(xù)輸出計(jì)數(shù)值.</p><

86、;p>　　KEY-PRESSED低電平有效,當(dāng)為低電平時(shí),持續(xù)輸出計(jì)數(shù)值4,所以掃描計(jì)數(shù)器能達(dá)到要求。</p><p>　　4.3.3 按鍵檢測(cè)電路</p><p>　　當(dāng)尚未按下鍵盤時(shí),鍵盤輸入到按鍵檢測(cè)電路COLUMN的值均為1,使鍵盤無(wú)論掃描哪個(gè)鍵時(shí),均使按鍵使能位(KEY_PRESS)為1,檢測(cè)尚未按下鍵盤。當(dāng)使用者按下鍵盤,則鍵盤輸入到按鍵檢測(cè)電路的COLUMN的值為0,直

87、到鍵盤掃描到此鍵,KEY_PRESSED=’0’檢測(cè)到已按鍵。</p><p>　　當(dāng)按鍵者按下鍵盤，則鍵盤輸入到按鍵檢測(cè)電路COLUMN的值為0，掃描到此鍵，key_press=’0’,檢測(cè)到按鍵。</p><p>　　4.3.4 按鍵抖動(dòng)消除電路</p><p>　　抖動(dòng)消除電路實(shí)質(zhì)就是一個(gè)倒數(shù)計(jì)數(shù)器，主要目的是為了避免按鍵時(shí)鍵盤產(chǎn)生的抖動(dòng)效應(yīng)使KEY-PRES

88、S產(chǎn)生不必要的抖動(dòng)變化，而造成重復(fù)統(tǒng)計(jì)按鍵次數(shù)的結(jié)果。</p><p>　　當(dāng)KEY-PRESSED有抖動(dòng)時(shí)，KEY-VAILD無(wú)抖動(dòng)，抖動(dòng)基本消除。</p><p>　　4.3.5 按鍵編碼電路 </p><p>　　在鍵盤上是0-15計(jì)數(shù)的方式掃描，但是0-15只是鍵盤位置的代號(hào)，并非鍵盤上真正的按鍵值，所以要設(shè)計(jì)一個(gè)鍵盤編碼電路，而且在更換不同鍵盤時(shí)，由于按鍵

89、值的不同可以進(jìn)行適當(dāng)?shù)母淖儭?lt;/p><p>　　4.4 顯示模塊 </p><p>　　顯示模塊采用8位LED顯示，可使系統(tǒng)實(shí)現(xiàn)簡(jiǎn)單化，采用動(dòng)態(tài)掃描顯示的方法，可以減少系統(tǒng)功率損耗。</p><p>　　在鍵入數(shù)據(jù)時(shí)采用移位的方式逐個(gè)顯示鍵入數(shù)值，輸入完畢后其數(shù)據(jù)和單位一并顯示；八位數(shù)碼管，前6位用來(lái)顯示0～6位數(shù)據(jù)，最后2位用以顯示頻率單位HZ。利用程序控制，

90、當(dāng)輸入頻率小于10HZ時(shí)，顯示000000HZ；當(dāng)輸入頻率大于100，000HZ時(shí)，顯示888888HZ,更好的實(shí)現(xiàn)人機(jī)交流。</p><p>　　外圍電路是設(shè)計(jì)的難點(diǎn)，其設(shè)計(jì)需要精心與細(xì)心，上述模塊以基本達(dá)到設(shè)計(jì)要求。</p><p><b>　　結(jié)束語(yǔ) </b></p><p>　　近幾年超高速數(shù)字電路的發(fā)展以及對(duì)DDS的深入研究，DDS的

91、最高工作頻率以及噪聲性能已接近并達(dá)到鎖相頻率合成器相當(dāng)?shù)乃?。隨著這種頻率合成技術(shù)的發(fā)展，現(xiàn)已廣泛應(yīng)用于通訊、導(dǎo)航、雷達(dá)、遙控遙測(cè)、電子對(duì)抗以及現(xiàn)代化的儀器儀表工業(yè)等領(lǐng)域。 直接數(shù)字頻率合成器的基本優(yōu)點(diǎn)是在微處理器的控制下。能夠準(zhǔn)確而快捷地調(diào)節(jié)輸出信號(hào)的頻率、相位和幅度。此外，DDS具有頻率和相位分辨率高、頻率切換速度快、易于智能控制等突出特點(diǎn)。近10多年來(lái)AD和Qualcomm等幾家公司根據(jù)這些改進(jìn)技術(shù)推出了一系列性能優(yōu)良的

92、DDS專用集成電路.其工作頻率可達(dá)IGHZI頻率分辨率可到MHz，排除DAC的限制，雜散指標(biāo)已可達(dá)一70dbc以下。其應(yīng)用領(lǐng)域也不再限于頻率合成，己有專門用于產(chǎn)生LFM信號(hào)的。</p><p>　　本設(shè)計(jì)從可編程邏輯器件（FPGA）著手，用VHDL語(yǔ)言，結(jié)合ispPAC,DAC0832等芯片實(shí)現(xiàn)了數(shù)字直接頻率合成技術(shù)（DDS）。</p><p>　　首先通過(guò)對(duì)DDS輸出信號(hào)理論分析，總體上

93、提出實(shí)現(xiàn)DDS方案。然后通過(guò)相位累加器,ROM的設(shè)計(jì),用FPGA實(shí)現(xiàn)了正弦波,方波發(fā)生器,完成了波形發(fā)生器的軟件設(shè)計(jì)和調(diào)試,設(shè)計(jì)鍵盤,顯示電路，最終實(shí)現(xiàn)了分辨率為0.01HZ的正弦波。其濾波電路用的是模擬可編程芯片ISPPAC10，其低通濾波性能較好，輸出波形平滑。 </p><p>　　同時(shí)，設(shè)計(jì)中還存在一些不足之處，主要表現(xiàn)在以下幾個(gè)方面。第一，外圍電路的控制模塊不夠理想,成為影響DDS的主要因素，可以用單片

94、機(jī)控制輸入部分。第二，累加器沒(méi)采用流水線結(jié)構(gòu),累加器影響其頻率可靠度。第三，波形ROM采用8位,針對(duì)輸出輸出平坦度不夠的問(wèn)題，可以通過(guò)軟硬件修正的方法來(lái)解決,可以擴(kuò)充ROM的容量。</p><p>　　隨著集成電路工藝的不斷改善，DDS產(chǎn)品的功能也愈來(lái)愈強(qiáng)大?，F(xiàn)在不僅在一個(gè)芯片上能夠集成DDS所需要的全部功能，例如頻率和相位累加器、相位一幅度變換電路和數(shù)模轉(zhuǎn)換器(DAC)等，而且也具備了一些有用的調(diào)制能力，例如相

95、移鍵控(PSK)和正交幅度調(diào)制(QAM)等。DDS在頻率合成界將有輝煌的明天。</p><p><b>　　參考文獻(xiàn)</b></p><p>　　[1] 潘松，黃繼夜. EDA技術(shù)實(shí)用教程 .科學(xué)出版社 ,2004,12-80</p><p>　　[2] 李國(guó)麗，等.EDA與數(shù)字系統(tǒng)設(shè)計(jì). 機(jī)械工業(yè)出版社.2004,25-125</p&g

96、t;<p>　　[3] 張厥盛，曹麗娜．鎖相與頻率合成技術(shù) .成都：電子科技大學(xué)出版社,56-80</p><p>　　[4] 鐘將為，石衛(wèi)華，董德存．可編程正弦波發(fā)生器芯片ML2035的原理及應(yīng)用．2003(3),</p><p><b>　　15-26</b></p><p>　　[5] 翁木云.FPGA設(shè)計(jì)與應(yīng)用.西安電子科

97、技大學(xué).2003, 12-128</p><p>　　[6] 林明權(quán).VHDL數(shù)字控制系統(tǒng)設(shè)計(jì)范例.電子工業(yè)出版社.2003,224-241</p><p>　　[7] 高玉良，李延輝，俞志強(qiáng)．現(xiàn)代頻率合成與控制技術(shù)．北京：航空工業(yè)出版社，2002,</p><p><b>　　15-150</b></p><p>　

98、　[8] Altera Corporation．Altera Digital Library 2002,12-20 </p><p>　　[9] 高澤溪.高成．直接數(shù)字頻率合成器(DDS)及其性能分析[J]．北京航空航天大學(xué)學(xué)報(bào)，1998 ,25-60</p><p>　　[10]雷春奇.趙之凡 “基于DDS的AWG波形噪聲分析及對(duì)稱性設(shè)計(jì)”.電子測(cè)凳與儀器報(bào).Vo1.12,No.3

99、,1998,pp.28-31</p><p>　　[11]李琳.王松.張爾揚(yáng).“一種有效的DDS低雜散設(shè)計(jì)方案”.通信學(xué)報(bào)，No.10 .2000.</p><p><b>　　12-50</b></p><p>　　[12]唐長(zhǎng)文.“一種高速直接數(shù)字頻率合成器及其FPGA實(shí)現(xiàn)”，微電子學(xué)No.61001,</p><p&g

100、t;<b>　　12-16</b></p><p>　　[13]馮 程.用直接數(shù)字頻率合成器產(chǎn)生正弦波.華中科技大學(xué)本科生論文.2003,7-27</p><p>　　[14]周國(guó)富，“利用FPGA實(shí)現(xiàn)DDS專用集成電路”，電子技術(shù)應(yīng)用.No.2.1998,18-20</p><p>　　[15]陳意軍，王迎旭 CPLD在頻率測(cè)控系統(tǒng)中的應(yīng)用

101、 半導(dǎo)體技術(shù) 第26卷第12期.</p><p><b>　　2001年</b></p><p>　　[16]HP 3312. Function Generator/Arbitrary Waveform Generator Service Guide Edition , 1994,12-18</p><p>　　[17] B&K Pre

102、cision Model 4070A User's Manual, 2002,25-15</p><p><b>　　致 謝</b></p><p>　　值此畢業(yè)論文完成之際，首先衷心感謝導(dǎo)師賀xx老師。</p><p>　　xx老師以其淵博的學(xué)識(shí)，豐富的經(jīng)驗(yàn)在本課題的開(kāi)題、研究過(guò)程、及論文撰寫各個(gè)階段給予了我悉心的指導(dǎo)。*老師是不

103、怕苦不怕累的人，是對(duì)人熱情關(guān)心他人的人，是工作嚴(yán)禁、踏實(shí)的人，是我們終身學(xué)習(xí)的榜樣。</p><p>　　在這里還要特別感謝班主任*老師。大學(xué)四年xx老師給予我們關(guān)心,教我們做人的道理與做事的方法，他改變我的一生。*老師善良，友好，熱情，典型的一個(gè)普通而不平凡的人，他的精神是我終身的動(dòng)力。</p><p>　　感謝各位同學(xué)給予畢業(yè)設(shè)計(jì)的關(guān)心和幫助以及在生活中給我的幫助。</p>

104、<p>　　附錄A DDS頂層模塊圖</p><p>　　附錄B 系統(tǒng)總電路圖</p><p>　　附錄C VHDL程序清單</p><p>　　--DDS頂層設(shè)計(jì):</p><p>　　LIBRARY IEEE；</p><p>　　USE IEEE.STD-LOGIC-1164.ALL；</p

105、><p>　　USE IEEE.STD-LOGIC-UNSIGNED.ALL；</p><p>　　ENTITY DDS-VHDL IS</p><p>　　PORT （ CLK ： IN STD-LOGIC；</p><p>　　FWORD : IN STD-LOGIC-VECTOR（7 DOWNTO 0）；</p><p&

106、gt;　　PWORD : IN STD-LOGIC-VECTOR（7 DOWNTO 0）；</p><p>　　FOUT : OUT STD-LOGIC-VECTOR（9 DOWNTO 0））；</p><p><b>　　END；</b></p><p>　　ARCHITECTURE one OF DDS-VHDL IS</p>

107、<p>　　COMPONENT REG32B</p><p>　　PORT （ LOAD : IN STD-LOGIC；</p><p>　　DIN : IN STD-LOGIC-VECTOR（31 DOWNTO 0）；</p><p>　　DOUT :OUT STD-LOGIC-VECTOR（31 DOWNTO 0））；</p>&l

108、t;p>　　END COMPONENT；</p><p>　　COMPONENT REG10B</p><p>　　PORT （ LOAD : IN STD-LOGIC；</p><p>　　DIN : IN STD-LOGIC-VECTOR（9 DOWNTO 0）；</p><p>　　DOUT : OUT STD-LOGIC-VE

109、CTOR（9 DOWNTO 0））；</p><p>　　END COMPONENT；</p><p>　　COMPONENT ADDER32B</p><p>　　PORT （ A : IN STD-LOGIC-VECTOR（31 DOWNTO 0）；</p><p>　　B : IN STD-LOGIC-VECTOR（31 DOWNTO