基于PZT薄膜鐵電隧穿結的制備與電性能研究.pdf

1、隨著人們對存儲器件性能要求的提高，Flas h閃存技術越來越無法滿足人們的需求。鐵電存儲器因為具備更高的存儲密度，更低的能耗，更快的讀寫速度受到廣泛關注?？墒悄壳耙呀浭袌龌蔫F電存儲器為電容式，它是通過鐵電薄膜極化翻轉時電容的改變來實現數據的讀寫，對數據具有破壞性，發(fā)展研究受到限制。鐵電隧穿結存儲器作為鐵電存儲器的分支，由于它可以實現數據的非破壞性讀出且當鐵電勢壘層的極化性能很弱時，依然可以工作，增強了器件的使用周期，形成了新一輪的研究

2、熱潮。本論文采用鈣鈦礦結構的PZT鐵電薄膜作為鐵電勢壘層，用脈沖激光沉積(PLD)技術分別在(001)SrTiO3(STO)襯底和(001)Nb:SrTiO3(NSTO)襯底上沉積PZT薄膜以形成鐵電隧穿結，探究了工藝參數、電極材料對隧穿結結構、性能的影響，并對形成隧穿效應的機理和隧穿結電荷輸運的機制進行了初步研究。
　　1、首先在STO襯底表面形成原子級臺階形貌，然后在(001)STO襯底上先后制備SrRuO3(SRO)和Pb(

3、Ti52Zr48)O3(PZT)薄膜，研究工藝參數（主要是襯底溫度和氧分壓）對薄膜取向，鐵電性能及薄膜表面形貌的影響，探究薄膜沉積的最佳工藝參數。結果表明薄膜沉積過程中襯底溫度、氧分壓顯著影響薄膜的取向結晶，鐵電性能及表面形貌。SRO和PZT的最佳工藝參數分別為700℃，20 Pa和600℃，20 Pa。
　　2、在最佳工藝參數的條件下制備了不同厚度(~134.5 nm，86.5 nm，41 nm和8 nm)的PZT薄膜，探究了厚

4、度對P ZT薄膜鐵電性的影響。并測試8 nm PZT薄膜的隧穿效應及極化電壓對隧穿效應的影響。結果表明：PZT薄膜的剩余極化（2Pr）隨厚度減少呈下降趨勢。Au/Ti/(8 nm) PZT/SRO/STO隧穿結在±6 V極化電壓作用下，具備最大值達到約126的隧穿電阻(TER)值。極化電壓的值會影響勢壘層的鐵電性能，進而影響TER，過大的極化電壓會破壞勢壘層的鐵電性能，TER值減小。TER值總體隨極化電壓的增加呈現先上升后下降的趨勢。<

5、br>　　3、采用第三章PZT最優(yōu)生長工藝(600℃，20 Pa)在NSTO襯底上制備8 nm PZT薄膜，以Au/Al作為NSTO的接觸歐姆電極，以SRO和Au/Ti為上電極制備兩種隧穿結，結合Au/Ti/PZT/SRO/STO隧穿結，研究電極材料對TER的影響及引起電流變化的原因，同時通過擬合極化后的電流，研究隧穿結電荷輸運機制。結果表明：Au/Ti/PZT/NSTO隧穿結的最大TER達到約1120，SRO/PZT/NSTO隧穿結的