Rayleigh信道中多元LDPC碼譯碼研究及FPGA實現(xiàn).pdf

1、低密度奇偶校驗碼（Low Density Parity Check Code,LDPC）是一種基于稀疏校驗矩陣的線性分組碼。作為一種信道編碼，它的誤碼性能逼近香農限，具有更好的糾錯性能，結構靈活，譯碼復雜度較低。隨著LDPC碼的算法理論的不斷更新完善，該碼的優(yōu)勢愈加明顯，使其廣泛應用于水聲通信、光纖通信、深空通信和衛(wèi)星等不同領域。
　　當前LDPC碼的研究多數(shù)是在AWGN信道和BSC信道的前提下進行的，且主要集中在二元LDPC碼范

2、圍內。而在實際應用過程中往往遇到更復雜的非高斯信道模型。在相同參數(shù)范圍內，多元LDPC碼的Tanner圖更加稀疏，糾錯性能更佳。針對上述問題，本文對Rayleigh信道中多元LDPC碼譯碼的各項性能進行研究分析，并利用FPGA設計實現(xiàn)了瑞利信道中的多元LDPC譯碼器。這為LDPC碼的硬件實現(xiàn)方面提供了更多可能性。
　　綜上所述，本文主要工作如下：
　　1.在理解已有二元LDPC碼理論基礎上，進一步描述多元LDPC碼的基本原理

3、，包括其表示形式、碼的構造、編碼方法以及典型譯碼算法。運用MATLAB仿真，在譯碼性能方面與二元LDPC碼作對比分析。
　　2.介紹瑞利衰落信道的基本模型，研究分析了將多元LDPC碼應用到瑞利信道中的具體方案。利用MATLAB仿真，分別分析比對：1）二元與多元LDPC碼在瑞利信道中的譯碼性能2）多元LDPC碼在AWGN信道和Rayleigh信道中的譯碼性能3）多元LDPC碼基于參數(shù)不同的瑞利信道的譯碼性能4）基于適當參數(shù)的同一瑞利

4、信道下，多元LDPC碼不同譯碼算法的譯碼性能。通過對比對結果進行分析探討，得出最優(yōu)方案。
　　3.采用Verilog HDL硬件描述語言，在FPGA硬件平臺上設計了瑞利信道多元LDPC譯碼器，編寫了各個模塊，具體研究了譯碼方案中的變量節(jié)點與校驗節(jié)點處理及譯碼結果。通過Modelsim-Altera10.3和QuartusII得出時序仿真圖，從而驗證了設計方案的合理性與優(yōu)越性。
　　4.總結本文研究工作的成果與不足，展望其未來