大規(guī)模計算機系統(tǒng)并行仿真技術(shù)研究.pdf

1、傳統(tǒng)的串行仿真技術(shù)無法有效的解決大規(guī)模計算機系統(tǒng)仿真的性能與資源開銷問題，并行仿真技術(shù)已成為大規(guī)模計算機系統(tǒng)仿真的必然選擇。然而節(jié)點間的同步極大的阻礙了仿真器達(dá)到理想性能，不當(dāng)?shù)耐酵ǔ斐刹⑿蟹抡嫫鞯男阅芟陆狄恢羶蓚€數(shù)量級。而且同步的消極影響會隨著仿真規(guī)模的增加而擴大，因此同步是大規(guī)模并行仿真器取得較高性能的關(guān)鍵所在。同步問題的解決必須考慮仿真的需求約束。在時鐘精確仿真環(huán)境中同步機制需要在嚴(yán)格保證節(jié)點間時序關(guān)系的條件約束下挖掘仿真器

2、的并行性;而非時鐘精確仿真則允許因果關(guān)系錯誤存在，同步機制可以適當(dāng)?shù)耐黄葡拗啤⒎糯笄罢傲?，但是由此帶來的精確度損失又成為并行仿真技術(shù)必須面臨的另一項挑戰(zhàn)。本文針對時鐘精確與非時鐘精確兩類仿真需求，面向多核處理器與數(shù)據(jù)中心系統(tǒng)兩類典型的大規(guī)模計算機系統(tǒng)，在分析總結(jié)了當(dāng)前體系結(jié)構(gòu)并行仿真技術(shù)存在的性能與精確度問題的基礎(chǔ)上給出整體性的解決方案，并圍繞關(guān)鍵的同步問題深入開展研究工作，提出了精確度與性能達(dá)到較優(yōu)平衡的多種同步機制。本文的研究內(nèi)容包

3、括以下四個方面:
　　 1.多核處理器時鐘精確并行仿真技術(shù)的研究。
　　 面向多核處理器并行仿真設(shè)計實現(xiàn)了一種能夠保證仿真器時鐘精確性的懸掛路障同步機制以及針對多線程環(huán)境的多種性能優(yōu)化方法。懸掛路障同步機制通過提前設(shè)置的懸掛路障保證邏輯處理器能夠及時接收到一些零延遲事件，在可忽略性能損失的情況下提高了傳統(tǒng)保守同步協(xié)議的能力;多種性能優(yōu)化方法包括針對共享存儲模擬問題的存儲訪問Hash加鎖方法，針對高速緩存假共享問題的私有存

4、儲變量、局部動態(tài)存儲分配方法，針對線程間通信問題的無鎖化隊列通信方法。實驗結(jié)果表明采用了上述同步機制及優(yōu)化方法的多核處理器并行仿真器PCASim在17條宿主線程規(guī)模時相對串行仿真達(dá)到了平均8.66倍的加速比。
　　 2.眾核處理器時鐘精確并行仿真技術(shù)的研究。
　　 針對眾核處理器時鐘精確并行仿真時性能受同步限制的問題，提出一種充分挖掘仿真器并行性的兩級同步機制。兩級同步機制將仿真器的處理器核心模型與下級高速緩存與片上路由

5、器等組件模型分割成兩種模塊，利用三種與對象系統(tǒng)存儲訪問過程緊密結(jié)合的路障保證兩種模塊間時序關(guān)系的一致性，使得仿真性能提高的同時時鐘精確性不被破壞。理論分析指出，兩級同步在性能上介于相同前瞻量Quantum同步的1至2倍之間，而且兩級同步保持了存儲層次及片上網(wǎng)絡(luò)足夠的細(xì)節(jié)。實驗結(jié)果表明實現(xiàn)了兩級同步的眾核處理器并行仿真器MCASim相對串行仿真的平均加速比在使用16線程時達(dá)15.2倍，32線程時達(dá)22.0倍，亦證實了兩級同步與Quantu

6、m同步的性能關(guān)系。
　　 3.放松同步技術(shù)的研究。
　　 針對放松同步擴大同步周期時長后帶來的精確度大幅下降問題，通過分析放松同步中因果關(guān)系錯誤產(chǎn)生的主導(dǎo)因素，指出將所有節(jié)點調(diào)節(jié)成一致的速度后能夠降低因果關(guān)系錯誤量，據(jù)此提出一種基于墻鐘時間的高效非時鐘精確同步技術(shù)。墻鐘同步在松弛同步周期內(nèi)新增一層同步邏輯時間與墻鐘時間的協(xié)議，把仿真器所有執(zhí)行實體調(diào)制出細(xì)粒度一致的速度，在獲得了松弛同步性能收益的同時提高了仿真精確度。進而

7、分析了真實仿真環(huán)境對墻鐘同步的多種影響因素，給出了墻鐘同步的適用條件。在眾核處理器并行仿真器中實現(xiàn)了墻鐘同步，實驗結(jié)果表明，在精確度接近的條件下，墻鐘同步與同期的Slack自適應(yīng)同步技術(shù)相比，16條線程下平均提升20.3％的性能，32條線程下平均提升26.7％的性能。
　　 4.數(shù)據(jù)中心仿真技術(shù)的研究。
　　 基于全系統(tǒng)仿真技術(shù)與墻鐘同步技術(shù)設(shè)計實現(xiàn)了一款面向數(shù)據(jù)中心的高效體系結(jié)構(gòu)并行仿真器。仿真器支持包括IO設(shè)備的各類

8、主要組件的高精度建模，能夠運行起完整的數(shù)據(jù)中心系統(tǒng)與應(yīng)用程序;拆分了網(wǎng)絡(luò)模型使其亦支持并行運行，所有節(jié)點可靈活部署，有效避免了性能熱點的形成。通過分析數(shù)據(jù)中心仿真器的特性，指出其目標(biāo)系統(tǒng)鏈路延遲與仿真速度的比例關(guān)系有利于墻鐘同步機制降低邏輯時鐘偏差，為同步周期時長拓寬了上升空間。實驗表明墻鐘同步控制下的數(shù)據(jù)中心并行仿真器具有優(yōu)異的性能表現(xiàn)，在32節(jié)點的配置下相對嚴(yán)格路障同步平均速度提升達(dá)5.1倍，相對近期的自適應(yīng)路障同步亦平均提升了49