18位精度音頻Sigma-Delta ADC設(shè)計.pdf

1、作為高端通用芯片家族的重要一員,高精度ADC由于其極低噪聲和失真的性能要求,實現(xiàn)技術(shù)難度很大,一直是模擬IC領(lǐng)域的研究熱點。為了獲得高品質(zhì)的音質(zhì),16位以上的高分辨率音頻模數(shù)轉(zhuǎn)換器被大量使用。通過采用噪聲整形以及過采樣技術(shù),Sigma-Delta ADC可以獲得很高的信噪比,成為了音頻ADC的主流架構(gòu)。
　　本文首先介紹了Sigma-Delta ADC的發(fā)展背景以及國內(nèi)外研究現(xiàn)狀,隨后介紹其工作原理以及基本實現(xiàn)架構(gòu)。通過對各種調(diào)制

2、器架構(gòu)的分析與比較,采用六階、單環(huán)、前饋、1-Bit量化的調(diào)制器結(jié)構(gòu)進(jìn)行設(shè)計。六階級聯(lián)可以實現(xiàn)對量化噪聲的充分抑制,單環(huán)結(jié)構(gòu)避免了多環(huán)結(jié)構(gòu)中由級間失配引起的諧波失真,前饋結(jié)構(gòu)可以獲得較小的積分器輸出幅度從而放松對運放的設(shè)計要求,1-Bit量化可以避免由于多位量化中因增加動態(tài)匹配元件而帶來的額外設(shè)計復(fù)雜度,高階系統(tǒng)的穩(wěn)定性由對噪聲傳遞函數(shù)零點的控制以及過載檢測模塊進(jìn)行標(biāo)志。調(diào)制器采用全差分開關(guān)電容的方式實現(xiàn),系統(tǒng)時鐘頻率是3.072MHz

3、,信號帶寬是24KHz,48KHz信號采樣率,過采樣率是64。降采樣濾波器由七級梳狀濾波器級聯(lián)實現(xiàn),降采樣率為64。
　　采用CHRT 0.35μm CMOS工藝,設(shè)計Sigma-Delta ADC中各個模塊電路及其版圖,包括開關(guān)電容積分器、模擬加法器、比較器、帶隙基準(zhǔn)、電流及電壓基準(zhǔn)、兩相不交疊時鐘、梳狀濾波器、過載檢測模塊、分頻模塊與串行接口。
　　設(shè)計Sigma-Delta ADC芯片的測試電路。測試結(jié)果表明,ADC具