應(yīng)用于FPGA芯片IO的延時管理模塊的設(shè)計和實現(xiàn).pdf

1、隨著集成電路技術(shù)的不斷進步，F(xiàn)PGA芯片的性能也不斷提升，在通信領(lǐng)域、計算機領(lǐng)域和消費類電子領(lǐng)域得到了廣泛的應(yīng)用。用戶對FPGA芯片的靈活性和兼容性也提出了更高的要求。商用FPGA芯片為了支持更多的傳輸協(xié)議，都設(shè)計了IO單元的延時管理電路，對IO單元的傳輸延時進行精確的調(diào)節(jié)和控制，使FPGA芯片能夠適應(yīng)多種不同的傳輸時序要求，并有效提高了FPGA系統(tǒng)中芯片間數(shù)據(jù)傳輸?shù)目煽啃浴?br>　　使用傳統(tǒng)的延時鏈對數(shù)據(jù)通路進行延時調(diào)節(jié)的方法雖然具

2、有一定的可行性，但延時單元的延時長度易受PVT影響而發(fā)生變化，導(dǎo)致實際的延時調(diào)節(jié)量偏離設(shè)計預(yù)期，如用戶預(yù)期調(diào)整78ps延時，但實際電路受PVT影響，延時長度可能嚴重偏離78ps，導(dǎo)致數(shù)據(jù)沿錯過采樣時鐘沿，為了保證傳輸正確，就必須降低時鐘頻率，這制約了數(shù)據(jù)傳輸?shù)乃俣?，甚至會影響傳輸?shù)目煽啃浴１疚恼窃谶@樣的背景下，提出了一種使用數(shù)字延時鎖相環(huán)進行延時鏈校準的延時管理電路。通過為延時鏈設(shè)計校準機構(gòu)，使延時鏈的延時長度僅由參考時鐘的周期長度確

3、定，而不受芯片工藝和工作環(huán)境的干擾，從而提供恒定的延時調(diào)節(jié)分辨精度。
　　作為針對數(shù)字工藝進行的優(yōu)化，提供延時校準功能的延時鎖相環(huán)采用數(shù)字結(jié)構(gòu)實現(xiàn)。設(shè)計充分利用了DDLL環(huán)路的工作特點和FPGA芯片中的可用時鐘資源，創(chuàng)新性的提出了過采樣量化的思想，在提供足夠量化精度的前提下，避免使用結(jié)構(gòu)復(fù)雜的傳統(tǒng)TDC電路，只使用1bit TDC量化相位誤差，大大精簡了電路設(shè)計的復(fù)雜程度。傳統(tǒng)結(jié)構(gòu)中要達到相同精度，必須使用于環(huán)路相同位寬的TDC電

4、路進行采樣，以本設(shè)計為例，需要使用8bit TDC，這樣高精度的TDC電路必須使用GRO結(jié)構(gòu)或者偽差分鏈結(jié)構(gòu)，而不幸的是，偽差分結(jié)構(gòu)本身就需要兩個本設(shè)計所提出的延時校準電路來校準延時鏈。
　　設(shè)計的延時管理電路使用65nm數(shù)字CMOS工藝，仿真結(jié)果表明DLL可在SS-FF全工藝角及-45～125度溫度角下鎖定，鎖定后延時鏈可實現(xiàn)78ps的可調(diào)延時分辨精度，可調(diào)延時長度為5ns，DDLL鎖定時間小于600ns。優(yōu)于商用的Virtex