應用于FPGA的鎖相環(huán)設計研究.pdf

1、鎖相環(huán)（phase-locked-loop，PLL）做為時鐘管理模塊的核心，能夠通過頻率合成產(chǎn)生滿足各種需要的時鐘頻率，尤其是它具備輸入抖動濾波、零延遲緩沖以及相位匹配等功能，對多相時鐘域系統(tǒng)的發(fā)展提供了很大的幫助。
　　隨著FPGA芯片的功能越來越強大，為了使邏輯設計人員在基于FPGA的系統(tǒng)中構建最高性能和最強大的功能，在 FPGA芯片上內(nèi)置性能良好的鎖相環(huán)是很有必要的。
　　本文基于上述需求設計了一款應用于FPGA中的鎖

2、相環(huán)系統(tǒng)，該系統(tǒng)電路主體結構采用的是數(shù)?；旌系娜A電荷泵鎖相環(huán)電路，該電路結構包括鑒頻鑒相器、電荷泵、低通濾波器、壓控振蕩器以及數(shù)字分頻器五大模塊。其中，鑒頻鑒相器在經(jīng)典RS觸發(fā)器式結構的基礎上添加了可控的延遲，實現(xiàn)了在消除鑒相死區(qū)的同時縮短鎖定時間；電荷泵在差分結構的兩個輸出端之間插入了一個單位增益的放大器，通過它的鉗位作用使電壓跟隨，從而消除電荷共享效應；環(huán)路濾波器采用兩個無源的一階 RC積分濾波器級聯(lián)構成的二階濾波器，很好地降低了

3、毛刺的等級；壓控振蕩器采用四級差分單元環(huán)形結構，每級差分采用NMOS管組成的對稱負載結構，具有良好的抗噪聲干擾能力，并能輸出一對正交信號，使其具有雙倍的輸出頻率信號的功能；分頻器由級聯(lián)的觸發(fā)器組成，通過使能信號控制分頻的倍數(shù)，單個分頻器的計數(shù)范圍為1~64，能夠?qū)崿F(xiàn)1~64分頻或倍頻。
　　最后對所設計的鎖相環(huán)系統(tǒng)進行了仿真模擬，結果表明在1.1V的電源電壓下能產(chǎn)生的400MHz~1440MHz的頻率范圍，在該頻率范圍下的的相位噪