一種應用于TDC的延遲鎖相環(huán)電路設計.pdf

1、隨著數字信號處理和傳輸速度越來越快，模擬與數字信號的轉換速度也越來越快，時鐘電路作為集成電路和電子產品終端不可或缺的關鍵組成部分，其良好的設計越來越關鍵。尤其對于TDC、ADC這類計量和轉換電路，時鐘的要求尤為苛刻，時鐘質量的好壞關系精度、轉換效率等各個方面。隨工藝、溫度等條件的變化，會對傳統(tǒng)的壓控振蕩器產生時鐘的方式帶來較大的影響，鎖相環(huán)或延遲鎖相環(huán)技術因其獨特優(yōu)勢，在時鐘領域得到了較廣泛的實際應用。
　　針對TDC實現時間數字

2、轉換功能對高質量時鐘的要求，本文在廣泛調研的基礎上，提出了一種新型的延遲鎖相環(huán)系統(tǒng)架構。寬動態(tài)時鐘范圍、低靜態(tài)相位誤差和低抖動的實現是本文DLL的設計重點，并在系統(tǒng)、模塊電路、版圖繪制等各個方面采取了一定的改進措施以保證DLL性能的實現。系統(tǒng)架構方面，采用雙延遲線和防錯鎖控制電路模塊以擴展DLL可鎖定的頻率范圍。電荷泵(CP)采用空閑分流、寬擺幅cascode結構、同類型開關管以及開關支路遠離輸出等措施以實現較好的充放電電流匹配性和抑制

3、CP電荷共享等其他非理想效應，降低DLL鎖定后的靜態(tài)相位誤和時鐘抖動;鑒相器增加輸出緩沖電路，匹配延遲信息，減小CP輸出電流誤脈沖的產生。版圖繪制時，良好的版圖布局設計、傳輸路徑的匹配性設計、數模電路和較敏感電路的隔離設計以及高頻傳輸信號線的屏蔽設計等措施降低寄生和模塊串擾。
　　本文在TSMC0.35μm CMOS工藝條件下，采用Cadence中的Spectre、Virtuo等軟件完成了系統(tǒng)結構和版圖設計，以及電路的前后仿真驗證

4、，并進行了MPW流片驗證。時鐘范圍、靜態(tài)相位誤差和抖動三個關鍵的性能指標的仿真結果都能夠滿足TDC應用和設計要求。測試結果表明，S0信號在不同狀態(tài)可分別鎖定在40MHz-80MHz和100MHz-190MHz頻率范圍內;靜態(tài)相位誤差178ps@125MHz，在不同頻率點，占時鐘周期比例均小于5％;與輸入時鐘源相比，粗略估算DLL抖動情況:pk-pk jitter最大為40ps左右，RMS jitter最大為6.7ps左右。本文設計的DL