改進的用于FPGA的數(shù)字鎖相環(huán)電路設計.pdf

1、本文采用了一種全數(shù)字的電路結構設計了內置于FPGA芯片中的延遲鎖相環(huán)結構。主要創(chuàng)新點包括:將傳統(tǒng)DLL中的用模擬方式實現(xiàn)的環(huán)路濾波器和壓控延遲線改進為數(shù)字方式,避免了模擬電路缺乏穩(wěn)態(tài),對噪聲敏感,抗干擾性能較差,設計和制造過程中的復雜性高、可重用性差的問題,并針對現(xiàn)有的全數(shù)字電路結構面積過大的,頻率合成功能不夠的問題對開環(huán)與閉環(huán)兩種基本的DLL分別提出了改進的方案。針對開環(huán)DLL占用面積過大的缺陷,設計了三層次的結構;而針對閉環(huán)DLL頻

2、率覆蓋范圍不夠廣,面積較大的缺陷,設計了帶隙基準控制的可控延遲鏈。
　　 本文在SMIC0.18μm工藝下,采用改進的閉環(huán)DLL結構設計出可以滿足時鐘頻率范圍從10MHz～250MHz,鎖定精度為100ps,鎖定時間在150個周期(15μs(10MHz)～0.6μs(250MHz))以內,能夠實現(xiàn)周期測量,時鐘延遲測量,延時補償功能的DLL。同時,完成了時鐘相移電路的設計,實現(xiàn)可編程相移,為用戶提供與輸入時鐘同頻的相位差為90度

3、,180度,270度的相移時鐘;時鐘占空比調節(jié)電路的設計,實現(xiàn)可編程占空比,提供占空比為50％的時鐘信號;時鐘分頻電路的設計,實現(xiàn)較為復雜的頻率合成功能能夠提供2倍頻及1～32分頻時鐘。在輸入時鐘頻率不變的情況下,只需一次調節(jié)過程即可完成輸入輸出時鐘的同步,鎖定時間短,噪聲不會積累,抗干擾性好,同時所占用的芯片面積遠小于其它設計方法,僅占用Spartan IIE及采用Xilinx_Andy方法所需要的芯片面積的1/3,而在頻率合成,頻率