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文檔簡介
1、現(xiàn)場可編程門陣列(FPGA)的發(fā)展已經(jīng)有二十多年,從最初的1200門發(fā)展到了目前數(shù)百萬門至上千萬門的單片F(xiàn)PGA芯片。現(xiàn)在,F(xiàn)PGA已廣泛地應用于通信、消費類電子和車用電子類等領域,但國內(nèi)市場基本上是國外品牌的天下。 在高密度FPGA中,芯片上時鐘分布質量變的越來越重要,時鐘延遲和時鐘偏差已成為影響系統(tǒng)性能的重要因素。目前,為了消除FPGA芯片內(nèi)的時鐘延遲,減小時鐘偏差,主要有利用延時鎖相環(huán)(DLL)和鎖相環(huán)(PLL)兩種方法,
2、而其各自又分為數(shù)字設計和模擬設計。雖然用模擬的方法實現(xiàn)的DLL所占用的芯片面積更小,輸出時鐘的精度更高,但從功耗、鎖定時間、設計難易程度以及可復用性等多方面考慮,我們更愿意采用數(shù)字的方法來實現(xiàn)。 本論文是以Xilinx公司Virtex-E系列FPGA為研究基礎,對全數(shù)字延時鎖相環(huán)(DLL)電路進行分析研究和設計,在此基礎上設計出具有自主知識產(chǎn)權的模塊電路。 本文作者在一年多的時間里,從對電路整體功能分析、邏輯電路設計、晶
3、體管級電路設計和仿真以及最后對設計好的電路仿真分析、電路的優(yōu)化等做了大量的工作,通過比較DLL與PLL、數(shù)字DLL與模擬DLL,深入的分析了全數(shù)字DLL模塊電路組成結構和工作原理,設計出了符合指標要求的全數(shù)字DLL模塊電路,為開發(fā)自我知識產(chǎn)權的FPGA奠定了堅實的基礎。 本文先簡要介紹FPGA及其時鐘管理技術的發(fā)展,然后深入分析對比了DLL和PLL兩種時鐘管理方法的優(yōu)劣。接著詳細論述了DLL模塊及各部分電路的工作原理和電路的設計
4、考慮,給出了全數(shù)字DLL整體架構設計。最后對DLL整體電路進行整體仿真分析,驗證電路功能,得出應用參數(shù)。在設計中,用Verilog-XL對部分電路進行數(shù)字仿真,Spectre對進行部分電路的模擬仿真,而電路的整體仿真工具是HSIM。 本設計采用TSMC0.18μmCMOS工藝庫建模,設計出的DLL工作頻率范圍從25MHz到400MHz,工作電壓為1.8V,工作溫度為-55℃~125℃,最大抖動時間為28ps,在輸入100MHz時
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