高頻寬范圍延時(shí)鎖相環(huán)的設(shè)計(jì).pdf

1、隨著CMOS工藝的快速發(fā)展，VLSI系統(tǒng)的速度越來(lái)越快，系統(tǒng)時(shí)鐘頻率不斷提高，模塊單元之間的時(shí)鐘抖動(dòng)愈發(fā)嚴(yán)重。過(guò)大的時(shí)鐘抖動(dòng)會(huì)降低電路系統(tǒng)的速度和穩(wěn)定性，因此，如何降低抖動(dòng)進(jìn)而使電路模塊之間同步是一個(gè)熱門(mén)的研究方向。延時(shí)鎖相環(huán)(DLL)和鎖相環(huán)(PLL)是兩種廣泛用于系統(tǒng)同步的電路。傳統(tǒng)的延時(shí)鎖相環(huán)是一階電路，鎖相環(huán)則是高階電路，相較于高階電路，一階電路具有結(jié)構(gòu)簡(jiǎn)單，穩(wěn)定性好的優(yōu)點(diǎn)。延時(shí)鎖相環(huán)的缺點(diǎn)是鎖定范圍窄，鎖定頻率低，因此增大鎖定

2、范圍，提高鎖定頻率并保持低抖動(dòng)是延時(shí)鎖相環(huán)設(shè)計(jì)的重要課題。
　　本文分析并設(shè)計(jì)了一種鎖定頻率高、鎖定范圍寬、抖動(dòng)低的延時(shí)鎖相環(huán):(1)提出一種高頻鑒相器，僅由8個(gè)MOS管構(gòu)成。這種高頻鑒相器由下拉電路代替?zhèn)鹘y(tǒng)鑒相器的復(fù)位端，消除由復(fù)位路徑產(chǎn)生的延時(shí)造成的死區(qū)和抖動(dòng)，并提升工作速度;(2)采用差分串聯(lián)電壓開(kāi)關(guān)邏輯作為基礎(chǔ)延時(shí)單元以滿(mǎn)足低延時(shí)的要求，并通過(guò)電阻矯正的方法解決其上升、下降沿延時(shí)不匹配的問(wèn)題;(3)提出一種旁路控制單元，對(duì)