LTe-A中LDPC譯碼算法在可重構(gòu)平臺(tái)的實(shí)現(xiàn)與驗(yàn)證.pdf

1、低密度奇偶校驗(yàn)碼作為目前最接近Shannon限的編碼方式，由于逼近Shannon限的譯碼性能、較低的譯碼復(fù)雜度以及譯碼的高并行度等特點(diǎn)，已經(jīng)被多種通信標(biāo)準(zhǔn)選為標(biāo)準(zhǔn)編碼方式。而由于在ASIC、DSP等架構(gòu)上設(shè)計(jì)LDPC譯碼器時(shí)，無法避免其結(jié)構(gòu)固定、吞吐率低、碼率偏向單一等問題，在新型架構(gòu)上實(shí)現(xiàn)LDPC碼譯碼器的需求逐漸凸顯。粗粒度可重構(gòu)陣列架構(gòu)由于具有高度的靈活性和近ASIC的性能，迎合了通信技術(shù)在多標(biāo)準(zhǔn)共存、各標(biāo)準(zhǔn)共同演進(jìn)時(shí)，從硬件無線

2、電到軟件無線電的轉(zhuǎn)變需求，受到了越來越廣泛的關(guān)注。
　　本文通過對(duì)于LDPC碼譯碼算法的分析及現(xiàn)有譯碼器的研究，以譯碼吞吐率高、誤碼率低、可配置性高為目的，基于算法及其數(shù)據(jù)流圖分析提出了RaSP-D可重構(gòu)陣列譯碼器結(jié)構(gòu)。具體研究?jī)?nèi)容包括以下幾個(gè)方面:(1)針對(duì)QC-LDPC碼譯碼算法原理及其譯碼算法進(jìn)行了深入的對(duì)比及分析，從算法復(fù)雜度和性能等多個(gè)角度進(jìn)行了討論，并最終確定了歸一化最小和算法為實(shí)現(xiàn)算法;(2)針對(duì)RaSP-D陣列結(jié)構(gòu)

3、確定了其基本設(shè)計(jì)思想，通過譯碼算法的硬件需求分析，對(duì)其計(jì)算單元、路由結(jié)構(gòu)、陣列數(shù)據(jù)端口等陣列微結(jié)構(gòu)進(jìn)行研究，提出了多功能計(jì)算單元、混合跨步路由結(jié)構(gòu)及多樣化的數(shù)據(jù)訪存接口，提高了陣列計(jì)算效率;(3)針對(duì)于RaSP-D的存儲(chǔ)結(jié)構(gòu)提出了可重構(gòu)計(jì)算域的設(shè)計(jì)，進(jìn)行了無沖突任務(wù)劃分機(jī)制、多層次組織的存儲(chǔ)結(jié)構(gòu)和自適應(yīng)訪存模態(tài)的存儲(chǔ)結(jié)構(gòu)等多個(gè)角度的微結(jié)構(gòu)設(shè)計(jì)，提高了RaSP-D的整體訪存效率;(4)針對(duì)RaSP-D的整體工作流程進(jìn)行了詳細(xì)的定義，并基于

4、工作流程，進(jìn)行了算法的核心算了在RaSP-D上的映射，最終，在本文的映射實(shí)例中，算法各核心步驟的平均陣列利用率均達(dá)到75％以上。
　　實(shí)驗(yàn)使用Verilog HDL語言進(jìn)行架構(gòu)的相關(guān)描述，同時(shí)使用VCS工具進(jìn)行了功能驗(yàn)證和時(shí)序仿真并使用DC工具進(jìn)行綜合。實(shí)驗(yàn)結(jié)果表明，本文所設(shè)計(jì)的RaSP-D陣列結(jié)構(gòu)適應(yīng)于多種不同碼率和碼長(zhǎng)的譯碼環(huán)境，平均可以達(dá)到1Gbps以上的峰值數(shù)據(jù)吞吐率，在5/6碼率下吞吐率可達(dá)到1.54Gbps，相比于現(xiàn)在