一種基于最小和算法LDPC譯碼器數(shù)據(jù)通路的設(shè)計與實現(xiàn).pdf

1、在1962年R.G.Gallager提出了一種迄今為止最接近于香農(nóng)限的信道糾錯碼——低密度奇偶校驗碼。它有很強的硬件實用性,這是因為它有易于并行實現(xiàn)和譯碼復(fù)雜度低的特點。
　　通常大部分的基于最小和算法的LDPC譯碼器都包括:中心控制器、數(shù)據(jù)移位器、校驗運算單元、變量節(jié)點信息存儲器和校驗節(jié)點信息存儲器。其中校驗運算單元、變量節(jié)點信息存儲器和校驗節(jié)點信息存儲器構(gòu)成了整個譯碼器的數(shù)據(jù)通道。該數(shù)據(jù)通道將在整個譯碼器的迭代譯碼過程中重復(fù)使

2、用,因此對其進行優(yōu)化可以較大程度的提高整個譯碼器的性能。
　　本文設(shè)計了一種改進的校驗運算單元VLSI結(jié)構(gòu),最小值計算模塊是其中的關(guān)鍵模塊。該模塊針對已有結(jié)構(gòu),通過減小電路的邏輯級數(shù)提高了運算速度,從而提高了整個譯碼器的時鐘頻率;通過對最小值計算模塊結(jié)果的重新定義,減少了在迭代運算中所需要存儲的數(shù)據(jù),從而減少了存儲器的大小,并且當(dāng)在最小值計算模塊中使用一級流水線技術(shù)時,改進的結(jié)構(gòu)與已有的結(jié)構(gòu)相比可以減少60％左右的中間數(shù)據(jù)寄存,更

3、大程度的減小了整個最小和算法 LDPC譯碼器數(shù)據(jù)通道的面積。
　　在硬件實現(xiàn)方面,本文同時對已有結(jié)構(gòu)和改進后結(jié)構(gòu)的最小和算法 LDPC譯碼器的數(shù)據(jù)通道采用Verilog HDL語言進行了硬件實現(xiàn),隨后構(gòu)建了整個譯碼器結(jié)構(gòu)及仿真驗證平臺,并在NC-Sim Simulator中對其進行了功能驗證,最后完成整個的電路設(shè)計,給出了Synopsys Design Compile和Xilinx ISE10.1環(huán)境下的分析報告。改進后的整個譯碼