射頻流盤系統(tǒng)高速數據傳輸與存儲技術的研究與實現.pdf

1、射頻信號流盤與回放系統(tǒng)是通信、工業(yè)、航天等領域中最新采用的一種測試儀器，射頻信號流盤與回放功能應用于測試儀器已經成為了發(fā)展趨勢。更高的頻譜分析帶寬、調制和編碼方式復雜化、高分辨率等性能提升也成為射頻流盤系統(tǒng)的一個重要方面，這些新功能的增加與性能提升都對系統(tǒng)數據傳輸與存儲帶寬提出了很高的要求。由于系統(tǒng)中的數據流盤與回放采用了NI（National Instruments，美國國家儀器）公司現有的解決方案，所以本課題的迫切需求是為中頻單元的

2、高速數據傳輸與存儲尋求解決方案。
　　針對以上問題，在深入學習高速串行傳輸技術與半導體存儲特性的基礎上，研究了PXIe、Aurora傳輸協(xié)議的原理，DDR3 SDRAM存儲控制特性。本課題采用PXIe總線進行底層與上位機的通信，根據系統(tǒng)需求采用的是Xilinx FPGA的實現方案，進行了PXIe協(xié)議PIO配置、DMA傳輸方式、中斷控制等功能的邏輯設計，核心為對PCIe事務層協(xié)議的研究、中斷控制機制理解、PCIe Gen2硬核接口的

3、熟悉以及底層與上位機的聯(lián)合調試。本課題中采用Aurora協(xié)議實現Xilinx FPGA片間通信，進行了高速串行收發(fā)器硬件電路的收發(fā)測試，并且完成了Aurora協(xié)議的FPGA邏輯設計。射頻流盤系統(tǒng)的高速存儲部分選擇了DDR3，本課題考慮了系統(tǒng)集成度，將PXIe、Aurora、DDR3的邏輯設計都集成于兩片Xilinx FPGA芯片之內，DDR3的存儲控制實現主要是結合官方軟核的時序進行相應邏輯設計。在所有子模塊都設計完善之后，分別進行中頻

4、單元與上位機的聯(lián)調、底層單元與上位機的聯(lián)調以及整個射頻流盤系統(tǒng)的聯(lián)調。
　　為了驗證系統(tǒng)中高速數據傳輸與存儲技術實現的性能，對各個高速接口進行了單獨測試，最后測試結果為：底層發(fā)起PXIe協(xié)議DMA讀的傳輸速率達到7.1Gb/s，底層發(fā)起DMA寫的傳輸速率達到12.3Gb/s，中斷控制邏輯觸發(fā)迅速、準確，Aurora協(xié)議傳輸速率為7Gb/s，DDR3讀寫速率為2GB/s。各個高速接口的測試結果與目標指標相符，實現了預期性能，本課題開