基于FPGA的高速數(shù)據(jù)傳輸?shù)脑O計與實現(xiàn).pdf

1、隨著無線頻譜資源的短缺，迫切需要尋求新的通信技術以提高頻譜資源的利用率。自適應傳輸技術由于能動態(tài)匹配信道條件，使得吞吐率能逼近信道容量，具有良好的頻譜利用率，已經(jīng)得到較為廣泛的研究。課題組研究的自適應傳輸系統(tǒng)是以衛(wèi)星與地面接收站傳輸數(shù)據(jù)為應用場景，結合無速率碼和混合自動重傳技術實現(xiàn)的。在該自適應系統(tǒng)中，使用兩塊解碼板完成無速率碼的的解碼工作，其中每塊解碼板上包含6片解碼FPGA。主機與解碼板之間的數(shù)據(jù)傳輸接口作為解碼板與主機之間的橋梁，

2、其工作性能直接影響系統(tǒng)的穩(wěn)定性和吞吐率。本文旨在研究并設計主機與解碼板之間的高速數(shù)據(jù)傳輸接口電路和解碼板上各 FPGA之間的高速數(shù)據(jù)傳輸接口電路，以滿足系統(tǒng)高達300Mbps的解碼吞吐率需求。
　　本文首先介紹了課題組所研究的基于無速率碼的自適應傳輸系統(tǒng)，并對接收端平臺架構和系統(tǒng)中使用的解碼板進行了介紹。在分析了主機與解碼板之間的數(shù)據(jù)傳輸特點和系統(tǒng)高達300Mbps的解碼吞吐量指標之后，最終提出了采用兩塊解碼板同時進行解碼的整體方

3、案；基于解碼板解碼周期短的工作特點采用輪詢的方式進行軟硬件交互，從而提高軟硬件配合的效率；采用PCI Express(Peripheral Component Interconnect Express)總線進行解碼板與 PC機之間的數(shù)據(jù)傳輸，同時采用基于Aurora8B/10B協(xié)議的鏈路實現(xiàn)解碼板上FPGA之間的高速串行數(shù)據(jù)傳輸，最終實現(xiàn)了對多片F(xiàn)PGA協(xié)同解碼的管理。
　　最后，對設計的正確性進行了驗證，在實際的系統(tǒng)中進行了功能