基于FPGA的高速可靠數(shù)據(jù)傳輸及時鐘同步的方法研究.pdf

1、本文介紹了一種使用FPGA可編程技術(shù)實現(xiàn)的硬件協(xié)議的高速可靠數(shù)據(jù)傳輸和時鐘同步方法。并且介紹了其原理驗證系統(tǒng)(稱為HSDN系統(tǒng):High-SpeedData Node)的詳細設(shè)計和測試結(jié)果。
　　 數(shù)據(jù)傳輸技術(shù)在當前的信息時代具有無可爭辯的重要性。在各種不同的場合中，人們需要將數(shù)據(jù)從一個設(shè)備無差錯地傳輸?shù)搅硪粋€設(shè)備上。對于設(shè)備間距離較近的場合，人們可以選擇PCIe(典型距離是15～30cm)或者USB(最長傳輸距離5m)等總線接

2、口。而對于距離較遠的場合，人們可以選擇RS232、RS485、以太網(wǎng)等傳輸介質(zhì)，并在此基礎(chǔ)上，通過上層協(xié)議來保證數(shù)據(jù)的可靠性，在實際中通常由網(wǎng)絡(luò)協(xié)議的傳輸層實現(xiàn)數(shù)據(jù)可靠傳輸。上層協(xié)議通常是用檢錯重傳機制來實現(xiàn)數(shù)據(jù)的可靠傳輸，如TFTP、TCP/IP、SCTP、以及可靠UDP等。這些協(xié)議都必須依靠較為復(fù)雜的CPU運算和內(nèi)存拷貝來實現(xiàn)數(shù)據(jù)可靠傳輸?shù)墓δ?。比如在Linux下，TCP/IP協(xié)議每發(fā)送一個數(shù)據(jù)包CPU需要執(zhí)行約14000條指令。因

3、此CPU的工作頻率，內(nèi)存的讀寫速度，硬件I/O帶寬都會影響TCP/IP的速度。
　　 很多實驗數(shù)據(jù)的采集、傳輸往往發(fā)生在點對點傳輸和局域網(wǎng)傳輸中，在這種情況下不需要完善的路由機制和流量控制，但同樣需要一種可靠的數(shù)據(jù)傳輸手段。傳統(tǒng)的TCP協(xié)議依賴CPU運算的特性，使得傳輸速度受到限制，并且受CPU負荷變化影響而速率不穩(wěn)定。從提高傳輸效率、穩(wěn)定性和減輕對CPU依賴的多方面考慮，本論文提出了一個基于硬件實現(xiàn)的高速可靠數(shù)據(jù)傳輸方法，將C

4、PU從頻繁的協(xié)議運算中解放出來。該方法使用各種成熟技術(shù):我們可以在千兆以太網(wǎng)PHY所提供的物理層通信鏈路的基礎(chǔ)上，通過設(shè)計編寫FPGA邏輯，在硬件上實現(xiàn)可靠數(shù)據(jù)傳輸?shù)膮f(xié)議，然后使用如PCIe這樣的接口將數(shù)據(jù)提供給計算機系統(tǒng)。
　　 另一方面，時鐘同步是一個多節(jié)點系統(tǒng)中常常需要考慮的問題。比如在采集網(wǎng)絡(luò)中，多個采集站節(jié)點需要同時開始采集，然后按照一定秩序傳輸數(shù)據(jù)。因而網(wǎng)絡(luò)中的的不同節(jié)點需要一個共同的時間標準來實施需要協(xié)作的動作。通

5、過的IEEE1588協(xié)議的分析，我們發(fā)現(xiàn)，協(xié)議的同步精度來源于對同步幀到達和發(fā)出的時間的精確記錄。一般運行于計算機網(wǎng)絡(luò)的IEEE1588協(xié)議使用軟件計時，在整個網(wǎng)絡(luò)協(xié)議比較復(fù)雜的情況下，軟件計時的方法迎入?yún)f(xié)議抖動等不確定因素，無法精確記錄同步幀的發(fā)出、接受時間戳信息。因此，使用硬件記錄時間戳對于同步精度的提高有很大的意義。使用硬件在相對底層的位置記錄幀到達和發(fā)出的時間，具有極高的穩(wěn)定性，因而可以極大地提高同步精度。
　　 對HS