基于PCIe總線的高速數(shù)據(jù)傳輸技術(shù)研究.pdf

1、隨著信息技術(shù)的高速發(fā)展，人們對(duì)信息質(zhì)量的要求不斷提高。音頻，圖片以及視頻信息不斷增加的分辨率，使得信息數(shù)據(jù)量急劇增加。曾經(jīng)一部數(shù)字電影的大小為700MB~1.5GB大小，而目前一部90分鐘的高清電影的數(shù)據(jù)量大概為30GB。如今的發(fā)展現(xiàn)狀對(duì)數(shù)據(jù)的傳輸速率以及存儲(chǔ)容量提出了很高的要求。計(jì)算機(jī)硬盤的容量正在實(shí)現(xiàn)從GB級(jí)到TB級(jí)的過(guò)渡，硬盤介質(zhì)也正由機(jī)械硬盤過(guò)渡到固態(tài)硬盤。
　　在計(jì)算機(jī)系統(tǒng)的高速率要求下，通過(guò)PCIe總線接口交互已成為計(jì)

2、算機(jī)架構(gòu)中系統(tǒng)處理器與外部設(shè)備交互的最主要方式。在目前的處理器系統(tǒng)中，所有外部設(shè)備均直接或間接地通過(guò)PCIe接口接入系統(tǒng)。本文主要的研究?jī)?nèi)容是基于PCIe總線接口的高速數(shù)據(jù)傳輸技術(shù)。通過(guò)對(duì)該技術(shù)的研究提出了一種高速數(shù)據(jù)傳輸?shù)挠布桨?。該技術(shù)主要解決了計(jì)算機(jī)到計(jì)算機(jī)的數(shù)據(jù)傳輸瓶頸問(wèn)題，大大提高了計(jì)算機(jī)間的數(shù)據(jù)傳輸速率。本文主要研究了以下內(nèi)容：
　　1.基于PCIe總線接口的PCIe數(shù)據(jù)傳輸板卡的硬件設(shè)計(jì)，數(shù)據(jù)傳輸方案設(shè)計(jì)以及系統(tǒng)內(nèi)部

3、模塊的劃分。在發(fā)送板中使用基于PCIe總線接口的DMA傳輸方式讀取系統(tǒng)內(nèi)存中的數(shù)據(jù)，并保存于DDR3 SDRAM大容量緩存中，最后通過(guò)同軸線將數(shù)據(jù)發(fā)送至接收板卡；在接收板中將接收到的數(shù)據(jù)緩存于DDR3 SDRAM并以DMA方式通過(guò)PCIe總線接口將數(shù)據(jù)寫入系統(tǒng)內(nèi)存。
　　2.基于DDR3 SDRAM內(nèi)存條的大容量緩存設(shè)計(jì)。將DDR3 SDRAM作為虛擬FIFO實(shí)現(xiàn)了對(duì)數(shù)據(jù)的緩存。其中DDR3控制狀態(tài)機(jī)以及上下行FIFO的設(shè)計(jì)，解決

4、了系統(tǒng)內(nèi)部跨時(shí)鐘域與位寬轉(zhuǎn)換的問(wèn)題。該虛擬FIFO存儲(chǔ)容量為1GB，讀寫速度達(dá)到250MHz，讀寫位寬為64bits，實(shí)現(xiàn)了與PCIe IP核的數(shù)據(jù)接口對(duì)接。
　　3.基于PCIe總線接口的DMA控制器設(shè)計(jì)。其中包括DMA控制狀態(tài)寄存器以實(shí)現(xiàn)對(duì)DMA傳輸?shù)刂芬约皞鬏攭K大小的記錄；發(fā)送引擎與接收引擎實(shí)現(xiàn)了 PCIe事務(wù)層報(bào)文的接收和發(fā)送。根據(jù)協(xié)議標(biāo)準(zhǔn)要求，本文研究了對(duì)于事務(wù)層報(bào)文 Tag標(biāo)簽號(hào)的管理以及接收讀完成報(bào)文的亂序控制，以及

5、發(fā)送引擎與接收引擎中狀態(tài)機(jī)設(shè)計(jì)。
　　本設(shè)計(jì)中的PCIe協(xié)議主要由Xilinx公司提供的IP核來(lái)實(shí)現(xiàn)，本文作者只需實(shí)現(xiàn)PCIe協(xié)議中的事務(wù)層即可。此外DDR3控制器也由IP核來(lái)實(shí)現(xiàn)。本文作者設(shè)計(jì)了DDR3控制狀態(tài)機(jī)作為異步上下行FIFO與DDR3控制器之間的接口。采用IP核的設(shè)計(jì)方式已成為目前系統(tǒng)設(shè)計(jì)的主流設(shè)計(jì)方式，該方式的設(shè)計(jì)好處有大大降低了開發(fā)周期，大大削減了開發(fā)成本。
　　在本文的最后對(duì)設(shè)計(jì)板卡進(jìn)行了實(shí)際數(shù)據(jù)的傳輸測(cè)試