基于FPGA的低延遲數(shù)據(jù)傳輸設(shè)計(jì).pdf

1、隨著萬兆以太網(wǎng)的出現(xiàn)，鏈路中海量的數(shù)據(jù)傳輸對(duì)金融交易系統(tǒng)產(chǎn)生了巨大壓力，傳統(tǒng)的基于軟件或以軟件為核心的硬件加速技術(shù)已經(jīng)不能滿足服務(wù)器低延遲傳輸?shù)男枨?。因此，迫切需要找到一種能滿足數(shù)據(jù)實(shí)時(shí)傳輸?shù)慕鉀Q方案。經(jīng)查閱相關(guān)資料，采取既能滿足高效傳輸需求又能靈活配置的硬件加速平臺(tái)是解決問題的關(guān)鍵。
　　在方案設(shè)計(jì)時(shí)，本文以網(wǎng)卡接收網(wǎng)絡(luò)數(shù)據(jù)包到把數(shù)據(jù)存入到主機(jī)內(nèi)存中的過程作為設(shè)計(jì)的對(duì)象。采用一種簡(jiǎn)化的設(shè)計(jì)方案，將傳輸過程中耗時(shí)較多的TCP/IP

2、協(xié)議棧和加解密運(yùn)算從處理器的操作下釋放出來，用硬件平臺(tái)實(shí)現(xiàn)，以實(shí)現(xiàn)數(shù)據(jù)的低延遲傳輸。最后對(duì)方案進(jìn)行測(cè)試，用實(shí)際測(cè)試結(jié)果驗(yàn)證設(shè)計(jì)的合理性。
　　根據(jù)以上情況，本文提出了一種基于FPGA的低延遲傳輸方案，將TCP/IP協(xié)議棧處理和加密運(yùn)算的過程在FPGA平臺(tái)上實(shí)現(xiàn)，并采用高速總線技術(shù)實(shí)現(xiàn)FPGA平臺(tái)和服務(wù)器之間數(shù)據(jù)的高速傳輸。其中，TCP/IP協(xié)議棧的處理由TCP/IP卸載引擎IP核實(shí)現(xiàn)，加解密過程采用DES模塊實(shí)現(xiàn)，高速總線采用PC