面向密碼應(yīng)用FPGA高級(jí)綜合關(guān)鍵技術(shù)研究.pdf

1、高性能計(jì)算正經(jīng)歷著根本性的變化。能耗和散熱的需求也逐漸成為限制了大型數(shù)據(jù)中心的不斷擴(kuò)張的瓶頸。這些變化推動(dòng)著高性能計(jì)算不斷發(fā)展新的計(jì)算技術(shù)。可編程邏輯陣列技術(shù)是一項(xiàng)能夠在提高性能的同時(shí)降低能耗技術(shù)。但是FPGA開發(fā)面臨多重挑戰(zhàn)，在硬件上開發(fā)并行的應(yīng)用程序，超過(guò)了許多現(xiàn)有開發(fā)人員的知識(shí)，因而我們需要更加方便地編程工具來(lái)挖掘 FPGA的高性能計(jì)算潛力。高級(jí)綜合是項(xiàng)將高級(jí)語(yǔ)言的描述轉(zhuǎn)換成硬件結(jié)構(gòu)的行為描述的技術(shù)。
　　本文提出了基于數(shù)據(jù)

2、驅(qū)動(dòng)的應(yīng)用類IP核高級(jí)綜合的設(shè)計(jì)方法。課題從實(shí)際出發(fā)，設(shè)計(jì)一個(gè)可以實(shí)現(xiàn)的系統(tǒng)框架，而且要保證這個(gè)系統(tǒng)不僅使用方便，還能夠生成出高性能的加密硬件代碼。根據(jù)用戶的模塊化描述，生成軟件流程圖。將加密算法實(shí)現(xiàn)成為FPGA可重構(gòu)的參數(shù)化IP核，構(gòu)建參數(shù)化的IP核庫(kù)。通過(guò)搜索算法，根據(jù)軟件流程圖和IP核庫(kù)，生成并優(yōu)化硬件節(jié)點(diǎn)圖。最后，根據(jù)硬件節(jié)點(diǎn)圖，生成Verilog代碼。
　　本文構(gòu)建了高效的IP核庫(kù)，IP核的表示和實(shí)現(xiàn)是可重構(gòu)加速器的硬件

3、實(shí)現(xiàn)基礎(chǔ)。我們利用數(shù)據(jù)結(jié)構(gòu)來(lái)描述這些硬件IP核的屬性和計(jì)算行為，為生成硬件流程圖的搜索算法提供了IP核。本文將典型的密碼算法通過(guò)硬件實(shí)現(xiàn)，并由此構(gòu)建了面向密碼應(yīng)用的高性能加密模板庫(kù)。另外，還針對(duì)程序的循環(huán)、分支和其他結(jié)構(gòu)，設(shè)計(jì)了相應(yīng)的參數(shù)化模塊。
　　本文研究了面向硬件結(jié)構(gòu)的數(shù)據(jù)流圖優(yōu)化算法。根據(jù)前端生成的數(shù)據(jù)流圖，利用硬件模塊綁定算法生成硬件流圖。面向基于模塊的硬件流圖，本文主要通過(guò)重用模塊，以減少流水線的資源消耗；采用了公共子