流水線ADC的系統(tǒng)建模與架構(gòu)設(shè)計.pdf

1、ADC(Analog-to-Digital Converter)作為外部模擬世界與電子系統(tǒng)的接口，其集成度與復(fù)雜度正隨著系統(tǒng)對精度和速度要求的不斷提高而提高。面臨工藝尺寸不斷縮小以及電源電壓不斷降低的形式，如何在保證ADC性能的同時降低其功耗，減小各種非理想因素對數(shù)據(jù)轉(zhuǎn)換所造成的不良影響就成為ADC設(shè)計的主要課題之一。流水線型ADC是當(dāng)前高速、高位ADC的主流結(jié)構(gòu)，在其系統(tǒng)級設(shè)計階段就將功耗規(guī)劃以及非理想效應(yīng)的規(guī)避等問題納入考慮范疇是整

2、個系統(tǒng)設(shè)計的關(guān)鍵一環(huán)。基于此，本文重點(diǎn)考察高速、高位流水線ADC中的各種非理想因素，分析、量化其對ADC性能造成的影響，并給出相應(yīng)的改進(jìn)方法；以功耗和系統(tǒng)信噪比作為重要考察參數(shù)，通過分析比較選定14位高性能流水線ADC的系統(tǒng)架構(gòu)。
　　 文中首先分析了SHA(Sample and Hold Amplifier)和MDAC(MultiplierDAC)中對后續(xù)電路設(shè)計有重要影響的系統(tǒng)層面的因素，完成對整個ADC的設(shè)計指標(biāo)分解。根據(jù)

3、SHA采樣階段的開關(guān)電容電路特性、保持階段的運(yùn)算放大器的建立特性等得出SHA的主要參考設(shè)計指標(biāo)；考察MDAC的建立特性，包括穩(wěn)態(tài)建立誤差和動態(tài)建立時間兩個方面，得出MDAC中運(yùn)放的指標(biāo)要求。其次，以功耗和噪聲容限為主要著眼點(diǎn)尋求流水線ADC架構(gòu)的優(yōu)化。給出確定流水線ADC的流水級數(shù)、單級精度以及首級精度的原則，并據(jù)此在多種組合中選定優(yōu)化的ADC架構(gòu)；在滿足一定的噪聲容限的條件下，設(shè)定每個流水級中采樣電容的值，使得滿足MDAC中運(yùn)放的負(fù)載

4、電容和功耗要求。最后，給出了14bit、100MSample/s流水線ADC的架構(gòu)優(yōu)化實例。
　　 本文的工作主要基于數(shù)學(xué)模型描述以及MATLAB工具實現(xiàn)。在非理想效應(yīng)的分析中用到了Simulink工具，用以驗證模型，分析各種效應(yīng)對輸出信號頻譜的影響并判斷其對性能衰減的幅度；在架構(gòu)的優(yōu)化選擇中，對各種待選組合所對應(yīng)的公式描述使用MATLAB語言進(jìn)行建模。對上述模型進(jìn)行仿真驗證，得到的一些主要結(jié)論如下：流水級數(shù)越多，功耗相對減??；