Virtex型FPGA的測(cè)試?yán)碚摵头椒ㄑ芯?pdf

1、本文以Xilinx公司的Virtex型FPGA芯片為實(shí)例，研究基于SRAM架構(gòu)的FPGA芯片的功能測(cè)試的測(cè)試?yán)碚摵蜏y(cè)試方法。在理論分析的基礎(chǔ)上，針對(duì)FPGA中的各種功能模塊和線網(wǎng)結(jié)構(gòu)，建立故障模型，選擇測(cè)試算法，生成測(cè)試矢量，以及測(cè)試布局布線。然后，通過計(jì)算測(cè)試覆蓋率、測(cè)試周期，探討算法復(fù)雜度和硬件資源消耗，綜合評(píng)估測(cè)試效率和測(cè)試成本。主要的技術(shù)應(yīng)用包括：FPGA片上RAM的測(cè)試算法；路徑掃描和邊界掃描在FPGA邏輯功能測(cè)試中的應(yīng)用；B

2、IST技術(shù)在功能模塊測(cè)試和線網(wǎng)資源測(cè)試中的應(yīng)用；FPGA的測(cè)試圖形生成及覆蓋率計(jì)算。針對(duì)線網(wǎng)測(cè)試，提出了幾種獨(dú)特的測(cè)試結(jié)構(gòu)。例如，全長(zhǎng)線和總線型長(zhǎng)線相結(jié)合的內(nèi)建自測(cè)試結(jié)構(gòu)，六倍線、單長(zhǎng)線的測(cè)試布線結(jié)構(gòu)。本文也對(duì)這些結(jié)構(gòu)的測(cè)試矢量的生成算法進(jìn)行了深入討論。基于這些研究，尤其是在測(cè)試的布局布線結(jié)構(gòu)上進(jìn)行創(chuàng)新，可以有效減少測(cè)試時(shí)間、硬件資源消耗并簡(jiǎn)化測(cè)試程序的編制。對(duì)部分模塊的測(cè)試，本文結(jié)合生產(chǎn)實(shí)際說明了對(duì)應(yīng)測(cè)試技術(shù)的適用范圍。本項(xiàng)目研發(fā)的最