軟件無線電數(shù)字下變頻技術(shù)的研究及FPGA實現(xiàn).pdf

1、作為模數(shù)轉(zhuǎn)換器和數(shù)字信號處理單元之間的橋梁，數(shù)字下變頻被認(rèn)為是軟件無線電接收端的核心部件之一。其功能是將采樣量化后的高采樣率的中頻信號進(jìn)行頻譜搬移、降采樣率、濾波等處理后變?yōu)榈筒蓸勇实幕鶐盘枺徒o后端數(shù)字信號處理器完成相應(yīng)的解碼解調(diào)等一系列基帶信號的處理。因此數(shù)字下變頻系統(tǒng)性能的好壞直接決定整個接收端系統(tǒng)是否能夠有效工作。
　　論文首先著重闡述了本課題的研究背景——軟件無線電技術(shù)及其系統(tǒng)實現(xiàn)的理想結(jié)構(gòu)與可行性結(jié)構(gòu)，分析了數(shù)字下變

2、頻在SDR接收系統(tǒng)實現(xiàn)結(jié)構(gòu)中的重要性;之后介紹了目前SDR平臺的研究現(xiàn)狀與發(fā)展趨勢，再次說明了本文研究的意義;隨后著重敘述了目前數(shù)字下變頻的主流實現(xiàn)方法及其性能影響因素。
　　本文主要針對下變頻系統(tǒng)性能的影響因素，研究了FPGA實現(xiàn)下變頻系統(tǒng)的方法，基于模塊化的設(shè)計思想，將該系統(tǒng)的數(shù)字邏輯電路分為三大主要功能模塊:時鐘及復(fù)位管理、混頻以及多級抽取濾波。對于混頻模塊中數(shù)控振蕩器的設(shè)計，結(jié)合Matlab計算的高效性和參數(shù)化硬件設(shè)計的適

3、用性，設(shè)計了參數(shù)化的高速全流水線式CORDIC算法模型，基于該算法實現(xiàn)了實時計算性較強(qiáng)的數(shù)控振蕩器，以便實現(xiàn)高速混頻，且針對4倍中頻采樣結(jié)構(gòu)單獨提出了簡單高效的混頻處理方法;對于半帶濾波器的實現(xiàn)，針對現(xiàn)有分布式算法實現(xiàn)結(jié)構(gòu)存在的問題，提出了位并行的流水線式結(jié)構(gòu)，提高處理時鐘最高頻率;對于級聯(lián)積分梳狀濾波器的設(shè)計，采用了逐級剪除的位寬截斷的方法進(jìn)行處理，以便降低系統(tǒng)對FPGA硬件資源的占用率。
　　為驗證本文設(shè)計的可實現(xiàn)性和正確性，

4、首先利用Matlab編程驗證該系統(tǒng)設(shè)計及算法的可行性，然后利用Xilinx ISE12.3平臺，采用VerilogHDL對本文的數(shù)字下變頻系統(tǒng)進(jìn)行了RTL級數(shù)字邏輯設(shè)計，使用Modelsim SE6.5對系統(tǒng)各個主要模塊分別進(jìn)行了仿真驗證。整個下變頻系統(tǒng)經(jīng)過系統(tǒng)級功能仿真后，下載到FPGA上進(jìn)行了實現(xiàn)。最終將采樣時鐘頻率為200 MHz、中心頻率為30 MHz的測試信號應(yīng)用于項目硬件板上實現(xiàn)的該下變頻系統(tǒng)，進(jìn)行在線測試驗證。仿真及硬件測