RapidIO高速互聯(lián)接口的設(shè)計(jì)研究與應(yīng)用.pdf

1、嵌入式處理技術(shù)的快速發(fā)展，給高性能嵌入式系統(tǒng)的高速互聯(lián)方面帶來了嚴(yán)峻的挑戰(zhàn)。為了應(yīng)對(duì)這類挑戰(zhàn)，同時(shí)適應(yīng)嵌入式系統(tǒng)的發(fā)展需要，業(yè)界領(lǐng)先的半導(dǎo)體和系統(tǒng)制造商聯(lián)合制訂了一種可實(shí)現(xiàn)任意拓?fù)浜忘c(diǎn)對(duì)點(diǎn)操作、高效且具有很高可靠性和有效擁塞控制的高速互聯(lián)協(xié)議--RapidIO。 本文正是基于嵌入式技術(shù)所面臨的數(shù)據(jù)傳輸瓶頸以及RapidIO所體現(xiàn)出的優(yōu)越性，對(duì)RapidIO進(jìn)行了大量的分析和研究工作，具體如下： 1.首先對(duì)串行RapidI

2、O協(xié)議結(jié)構(gòu)進(jìn)行了深入研究。串行RapidIO協(xié)議分為三層：邏輯層、傳輸層、物理層。這種層次結(jié)構(gòu)的一大特點(diǎn)是，在任意層對(duì)事務(wù)類型進(jìn)行修改都不會(huì)影響到其它層的規(guī)范，具有很強(qiáng)的靈活可變性。本文依據(jù)該層次結(jié)構(gòu)，分別對(duì)每一層次所完成的操作進(jìn)行了細(xì)致的分析。 2.根據(jù)對(duì)協(xié)議的研究分析結(jié)果，本文對(duì)串行RapidIO物理層進(jìn)行了FPGA邏輯實(shí)現(xiàn)。串行RapidIO物理層，其不僅需要完成對(duì)包的物理層字段的封裝，還要負(fù)責(zé)端口的初始化、包的發(fā)送和接收

3、、流量控制、錯(cuò)誤管理等操作。本文以上述操作為索引，對(duì)其實(shí)現(xiàn)過程進(jìn)行了詳細(xì)闡述。 3.完成了串行RapidIO物理層的設(shè)計(jì)和FPGA邏輯實(shí)現(xiàn)后，本文緊接著對(duì)邏輯實(shí)現(xiàn)的代碼進(jìn)行了RTL級(jí)仿真并給出了邏輯資源消耗情況。整個(gè)仿真過程分別對(duì)端口的初始化、包的發(fā)送和接收、流量控制、錯(cuò)誤管理進(jìn)行了驗(yàn)證，證明了其功能正確并符合RapidIO1.3協(xié)議版本對(duì)串行物理層的描述，從而保證了本文的邏輯實(shí)現(xiàn)成果能順利地與芯片廠商提供的IP核進(jìn)行互聯(lián)通信。