面向RISC處理器的發(fā)射隊(duì)列中的喚醒邏輯和更新邏輯的設(shè)計(jì).pdf

1、受益于半導(dǎo)體工藝的快速發(fā)展和處理器體系結(jié)構(gòu)的穩(wěn)步推進(jìn)，微處理器獲得了更快的時鐘頻率和更強(qiáng)的處理能力。更快的時鐘頻率一方面來自于更先進(jìn)的半導(dǎo)體制程，另一方面來自于流水線的進(jìn)一步細(xì)化。處理能力的提升離不開各種并行技術(shù)，包括數(shù)據(jù)級并行、指令級并行和線程級并行。指令級并行包括流水線技術(shù)、多發(fā)射技術(shù)和亂序執(zhí)行技術(shù)。流水線技術(shù)使指令的執(zhí)行時間重疊。多發(fā)射技術(shù)使指令的執(zhí)行空間重疊。亂序執(zhí)行技術(shù)充分利用處理器資源，挖掘指令間的可重疊性和不相關(guān)性，其主要

2、包括動態(tài)調(diào)度技術(shù)、轉(zhuǎn)移猜測技術(shù)和非堵塞訪存技術(shù)。
　　本文提出面向ARM v7指令集的指令亂序調(diào)度模塊。該亂序調(diào)度邏輯實(shí)現(xiàn)了普通亂序調(diào)度邏輯的指令調(diào)度功能，并針對ARM v7指令集中指令的條件執(zhí)行特性進(jìn)行了優(yōu)化。ARM v7指令編碼中含有決定某條指令是否可以被執(zhí)行的條件編碼字段，某條指令是否能夠被執(zhí)行取決于執(zhí)行該指令時的系統(tǒng)狀值是否滿足該指令條件碼字段的要求。雖然ARM v7的這個特性從壓縮程序最終編譯生成的代碼量上來講具有積極作

3、用，但是這加重了指令間的相關(guān)性。指令間的相關(guān)性強(qiáng)不利于指令調(diào)度，影響了處理器并行執(zhí)行指令的性能。針對這個問題，本文設(shè)計(jì)的亂序調(diào)度模塊實(shí)現(xiàn)了通過猜測系統(tǒng)狀態(tài)值從而進(jìn)行推測執(zhí)行指令的機(jī)制。從提高處理器的指令級并行性為切入點(diǎn)進(jìn)行創(chuàng)新設(shè)計(jì)，進(jìn)而提高處理器的性能。該模塊通過用System Verilog進(jìn)行寄存器傳輸級建模和驗(yàn)證，采用臺積電的65nm工藝庫進(jìn)行邏輯綜合，實(shí)驗(yàn)結(jié)果表明本文提出的方案基本滿足設(shè)計(jì)的需要，達(dá)到預(yù)期的效果。
　　本文