可調(diào)頻率的微處理器性能預(yù)測模型研究與實現(xiàn).pdf

1、隨著半導(dǎo)體工藝的發(fā)展，微處理器結(jié)構(gòu)的復(fù)雜度也越來越高。其中，在提高系統(tǒng)性能的同時，保證系統(tǒng)的穩(wěn)定性和有效性成為了設(shè)計的重點。動態(tài)電壓頻率調(diào)節(jié)(DVFS)的技術(shù)可以動態(tài)的將處理器片上頻率和電壓調(diào)節(jié)至設(shè)定值，這項技術(shù)的有效性已經(jīng)得到驗證，并進行了廣泛的應(yīng)用。這樣，在保證系統(tǒng)性能的情況下最大的降低功耗，就需要對各時鐘頻率下處理器的性能進行準確的估計，以此來有效地調(diào)配處理器資源。
　　本文基于蹤跡驅(qū)動的處理器模擬器smtsim，對處理器在

2、不同頻率下的表現(xiàn)進行了詳細的研究。通過將處理器的執(zhí)行時間分為內(nèi)存操作和流水線中的處理時間，確定了在處理器片上時鐘頻率發(fā)生變化后，主要影響系統(tǒng)性能的部分。據(jù)此，將處理器的運行過程劃分為需進行內(nèi)存操作的各事件的區(qū)間，并分析了在處理器工作期間，各種高速緩存失效事件對處理器性能的影響和它們發(fā)生的具體過程。主要通過對失效事件發(fā)生后，處理器中的功能單元受到的局限和處理過程，詳細解釋了失效事件造成處理器停頓的原因和它們在時鐘頻率變化后所發(fā)生的變化。<

3、br>　　由此，本文進一步研究了高速緩存失效事件的重疊對系統(tǒng)性能的影響。提出了在一個失效事件發(fā)生的區(qū)間內(nèi)，失效事件所進行內(nèi)存操作的時間互相重疊，導(dǎo)致了直接根據(jù)失效事件數(shù)對內(nèi)存操作時間進行估計的不準確。在對重疊的過程進行詳細分析后，通過定義失效區(qū)間，對在一定時間內(nèi)發(fā)生重疊的失效事件進行有效統(tǒng)計，和單獨發(fā)生的失效事件統(tǒng)一考慮后，得出對不同時鐘頻率下系統(tǒng)性能變化的主要因素。
　　然后，對在區(qū)間內(nèi)發(fā)生失效事件數(shù)量的不同與內(nèi)存到處理器片上的