基于FPGA的智能串口設(shè)計(jì)與實(shí)現(xiàn).pdf

1、本文就一個(gè)基于數(shù)字信號處理器DSP的嵌入式導(dǎo)航系統(tǒng)完成設(shè)計(jì)與實(shí)現(xiàn)。首先，分析了TMS320C6713 DSP的芯片結(jié)構(gòu)和開發(fā)實(shí)例，對系統(tǒng)核心處理器外圍電路進(jìn)行了研究，并具體在DSP/BIOS下完成了外部存儲器接口EMIF、開關(guān)中斷以及鎖相環(huán)PLL等軟件環(huán)境的初始化。
　　系統(tǒng)中對各部件的譯碼和數(shù)據(jù)交互以及與片外設(shè)備間串行數(shù)據(jù)傳輸?shù)目刂平杂涩F(xiàn)場可編程門陣列FPGA完成。根據(jù)所選XC3S200AN-4FT256 FPGA的結(jié)構(gòu)特點(diǎn)，通

2、過FPGA與DSP交互接口的設(shè)計(jì)，實(shí)現(xiàn)了這一DSP+FPGA的整體架構(gòu)，并依此設(shè)計(jì)了智能串口模塊，將串口協(xié)議及附加的緩沖功能整合到FPGA內(nèi)部，擴(kuò)展了核心處理器的串行數(shù)據(jù)接口，使系統(tǒng)得以支持8路串行通道的全雙工數(shù)據(jù)傳輸(2路RS-232，6路RS-422)。特別地，在各通道數(shù)據(jù)接收方面，通過移植的IP軟核實(shí)現(xiàn)對串行數(shù)據(jù)的智能控制，使各通道不僅具有1024字節(jié)的緩沖，而且能對外設(shè)傳來的原始數(shù)據(jù)進(jìn)行一定程度的分析和預(yù)處理，包括對數(shù)據(jù)幀“拆包