RTL元件自動(dòng)設(shè)計(jì)方法研究.pdf

1、隨著集成電路的工藝尺寸進(jìn)入深亞微米,以互連線時(shí)延為代表的物理寄生效應(yīng)開(kāi)始在集成電路的性能指標(biāo)中占據(jù)主導(dǎo)地位,設(shè)計(jì)時(shí)需要將高層次綜合和布圖規(guī)劃結(jié)合起來(lái)。在這一過(guò)程中不能直接獲取靜態(tài)RTL元件,主要原因在于:一是靜態(tài)RTL元件對(duì)互連時(shí)延的處理難以滿(mǎn)足設(shè)計(jì)過(guò)程需要;二是RTL元件長(zhǎng)寬比固定,無(wú)法改變自身形狀。因此,在高層次綜合和布圖規(guī)劃結(jié)合的過(guò)程中,必須動(dòng)態(tài)生成RTL元件。本文主要研究RTL元件自動(dòng)設(shè)計(jì)方法,包括RTL元件設(shè)計(jì)的三個(gè)階段:邏輯

2、函數(shù)綜合,物理布圖和參數(shù)提取。
　　 首先,對(duì)給出的邏輯函數(shù)進(jìn)行邏輯綜合。本文在O-M邏輯函數(shù)綜合算法的基礎(chǔ)上加以改進(jìn),利用新的合并規(guī)則,提出了一種更為快捷,準(zhǔn)確的化簡(jiǎn)算法。在迭代比較過(guò)程中通過(guò)設(shè)置兩個(gè)權(quán)值縮小可合并蘊(yùn)涵項(xiàng)集合的大小,只對(duì)滿(mǎn)足條件的蘊(yùn)涵項(xiàng)進(jìn)行合并處理,得到全部質(zhì)蘊(yùn)涵項(xiàng)。構(gòu)造質(zhì)蘊(yùn)涵項(xiàng)與最小項(xiàng)關(guān)聯(lián)圖,利用啟發(fā)式規(guī)則得到能夠蘊(yùn)涵全部最小項(xiàng)的最少質(zhì)蘊(yùn)涵項(xiàng)集合,從而得到邏輯函數(shù)的最小覆蓋,完成邏輯函數(shù)化簡(jiǎn)。
　　

3、其次,利用模擬退火算法完成實(shí)現(xiàn)邏輯函數(shù)所需模塊的布局,使得在該布局下包絡(luò)所有模塊的矩形面積最小。布局基于Slicing結(jié)構(gòu),表示方法采用逆波蘭表達(dá)式。在模擬退火算法中,合理選擇相關(guān)參數(shù),完成布圖。編寫(xiě)圖形顯示程序,直觀的顯示模塊的相對(duì)位置關(guān)系。
　　 最后,提取RTL元件面積和延遲時(shí)間參數(shù)。后序遍歷Slicing Tree,計(jì)算每個(gè)操作結(jié)點(diǎn)左右孩子所構(gòu)成的矩形面積,最終得到的根結(jié)點(diǎn)的面積即為RTL,元件面積。時(shí)延參數(shù)的提取則利用

4、Elmore互連線時(shí)延計(jì)算公式計(jì)算模塊間連線延遲時(shí)間,再遍歷每個(gè)輸入端到輸出端所有傳輸路徑,選擇最大延遲時(shí)間作為RTL元件端到端的時(shí)延參數(shù)。
　　 本文實(shí)現(xiàn)了RTL元件自動(dòng)設(shè)計(jì)的三個(gè)階段,對(duì)比了本課題邏輯函數(shù)綜合算法與其他方法的運(yùn)行時(shí)間,實(shí)驗(yàn)結(jié)果表明本課題邏輯函數(shù)綜合算法化簡(jiǎn)速度較快。在本文中,同時(shí)也比較了基于模擬退火策略和基于局部搜索策略的布圖算法的面積利用率,根據(jù)實(shí)驗(yàn)結(jié)果,本課題方法面積利用率較高,算法具有較好的魯棒性。在本