形式驗(yàn)證中的VHDL信息處理實(shí)現(xiàn)方法與技術(shù)分析.pdf

1、數(shù)字電路系統(tǒng)的設(shè)計(jì)驗(yàn)證方法是當(dāng)前數(shù)字電路系統(tǒng)設(shè)計(jì)領(lǐng)域的一個前沿性課題.對設(shè)計(jì)結(jié)果的驗(yàn)證,特別是對ASIC設(shè)計(jì)的驗(yàn)證是整個設(shè)計(jì)周期中的一個重要環(huán)節(jié).在設(shè)計(jì)最終成片前需要完成對整個設(shè)計(jì)的完整充分的仿真,因?yàn)樵O(shè)計(jì)實(shí)現(xiàn)定型后,就很難以從硅片上再對系統(tǒng)做修正和改進(jìn)和進(jìn)行隨后的費(fèi)時費(fèi)力的整個系統(tǒng)的布局布線等一系列環(huán)節(jié).隨著當(dāng)前的數(shù)字電路系統(tǒng)規(guī)模越來越大,系統(tǒng)結(jié)構(gòu)的復(fù)雜度越來越高,致使整個設(shè)計(jì)驗(yàn)證的工作量和費(fèi)用都在迅速的增長.所以采用什么樣的驗(yàn)證的方

2、法和技術(shù)已經(jīng)成為EDA技術(shù)中的一個重要研究課題.數(shù)字電路系統(tǒng)的設(shè)計(jì)中,一般把驗(yàn)證分為三個層次[7]:第一個層次是系統(tǒng)級驗(yàn)證,目的是保證系統(tǒng)設(shè)計(jì)要求與約束條件能正確體現(xiàn)在系統(tǒng)功能和結(jié)構(gòu)的設(shè)計(jì)結(jié)果中;第二層次是邏輯級檢驗(yàn),邏輯級驗(yàn)證是在系統(tǒng)級驗(yàn)證的基礎(chǔ)上,對己完成的邏輯綜合結(jié)果進(jìn)行模型檢驗(yàn),以確保系統(tǒng)狀態(tài)正確,以及所設(shè)計(jì)的邏輯結(jié)構(gòu)能正確合理地實(shí)現(xiàn)所需要的狀態(tài);第三個層次是電路級驗(yàn)證,它的目的是檢查邏輯設(shè)計(jì)的電路綜合結(jié)果,保證所使用的電路滿足