基于FPGA的JPEG壓縮系統(tǒng)的設(shè)計(jì)與開(kāi)發(fā).pdf

1、分類(lèi)號(hào)號(hào)UDCCC密級(jí)級(jí)級(jí)學(xué)號(hào)號(hào)0708030271活矯爭(zhēng)了，去軍碩士學(xué)位論文學(xué)科門(mén)類(lèi):學(xué)科名稱(chēng):指導(dǎo)教師:申請(qǐng)日期:摘要論文題目:學(xué)科名稱(chēng):研究生:指導(dǎo)教師:基于FPGA的JPEG壓縮系統(tǒng)的設(shè)計(jì)與開(kāi)發(fā)光學(xué)工程邢可昊胡遼林副教授簽名:簽名:州摹淡一.斗衛(wèi)業(yè)一摘要隨著數(shù)字多媒體技術(shù)的飛速發(fā)展，圖像采集與處理技術(shù)在眾多領(lǐng)域有著越來(lái)越廣泛的應(yīng)用。而大規(guī)?？删幊踢壿嬈骷﨏PLD和FPGA是當(dāng)今應(yīng)用最廣泛的兩類(lèi)可編程專(zhuān)用集成電路(ASIc)，電子

2、設(shè)計(jì)工程師用它可以在辦公室或?qū)嶒?yàn)室里設(shè)計(jì)出所需的專(zhuān)用集成電路，從而大大縮短了產(chǎn)品上市時(shí)間，降低了開(kāi)發(fā)成本。本文采用的基于低成本大規(guī)模FPGA芯片的多媒體平臺(tái)設(shè)計(jì)方法，順應(yīng)了數(shù)字電路設(shè)計(jì)的潮流，大大縮短了芯片設(shè)計(jì)周期，開(kāi)發(fā)系統(tǒng)采用子母板結(jié)構(gòu)，既方便了調(diào)試，又節(jié)約了成本。本文主要工作包括FPGA邏輯設(shè)計(jì)與硬件設(shè)計(jì)兩個(gè)部分。FPGA邏輯設(shè)計(jì)主要是利用Verilog硬件編程語(yǔ)言設(shè)計(jì)相關(guān)的功能模塊和搭建測(cè)試平臺(tái)，文中的軟件部分詳細(xì)介紹了各模塊的具

3、體實(shí)現(xiàn)方法，并且通過(guò)搭建測(cè)試平臺(tái)來(lái)驗(yàn)證各個(gè)模塊的功能的正確性。而硬件電路設(shè)計(jì)主要是繪制視頻解碼電路。通過(guò)測(cè)試平臺(tái)的搭建和時(shí)序約束報(bào)告對(duì)總系統(tǒng)性能做了較為詳細(xì)和具體的分析。本文主要通過(guò)視頻解碼電路的搭建，IZC總線(xiàn)控制模塊以及接口模塊的編寫(xiě)，視頻圖像的采集，視頻圖像的存儲(chǔ)，視頻圖像的JPEG壓縮以及UART模塊共6部分完成了整個(gè)系統(tǒng)，并且編寫(xiě)每一個(gè)模塊的測(cè)試平臺(tái)來(lái)驗(yàn)證每一個(gè)模塊的功能正確性。測(cè)試結(jié)果表明，本系統(tǒng)的各項(xiàng)性能指標(biāo)達(dá)到了預(yù)期的要