基于VHDL語言的全同步數(shù)字頻率計(jì)的設(shè)計(jì)與研究.pdf

1、頻率信號(hào)具有較強(qiáng)的抗干擾能力,傳輸起來比較容易,與其他信號(hào)相比可以獲得較高的測(cè)量精度。因此,在電子測(cè)量領(lǐng)域中,頻率是一個(gè)基本而又非常重要的參數(shù),頻率測(cè)量也成為最重要的測(cè)量之一。隨著電子測(cè)量技術(shù)的發(fā)展,越來越多的高頻或超高頻信號(hào)器件被廣泛應(yīng)用于生產(chǎn)生活中,原有的頻率計(jì)己不能滿足測(cè)量的需求,這就要求我們研究精度更高、速度更快的頻率測(cè)量方法。
　　 EDA技術(shù)的發(fā)展和FPGA等大規(guī)模可編程邏輯器件的廣泛應(yīng)用,使設(shè)計(jì)者利用硬件描述語言(

2、HardwareDescriptionLanguage)和EDA軟件就可以對(duì)系統(tǒng)硬件的功能進(jìn)行設(shè)計(jì)和重構(gòu),使硬件設(shè)計(jì)軟件化,可以像軟件編程一樣方便快捷。這改變了傳統(tǒng)的電子設(shè)計(jì)方法,也改變了頻率計(jì)的傳統(tǒng)設(shè)計(jì)方法。
　　 本文詳細(xì)闡述了幾種常用的測(cè)頻方法的原理和誤差。在多周期同步測(cè)頻法中由于被測(cè)信號(hào)和實(shí)際閘門信號(hào)同步,因此消除了被測(cè)信號(hào)±1個(gè)字的計(jì)數(shù)誤差,但基準(zhǔn)頻率信號(hào)±1個(gè)字的計(jì)數(shù)誤差仍然存在。在全同步測(cè)頻法中實(shí)現(xiàn)了被測(cè)信號(hào)、基準(zhǔn)

3、頻率信號(hào)和實(shí)際閘門信號(hào)的全同步,徹底消除了±1個(gè)字的計(jì)數(shù)誤差。全同步的實(shí)現(xiàn)方法是實(shí)際閘門信號(hào)的開啟與關(guān)閉由檢測(cè)到的被測(cè)信號(hào)和基準(zhǔn)頻率信號(hào)的相位同步脈沖控制,當(dāng)相位同步時(shí)計(jì)數(shù)開始,相位再次同步時(shí)計(jì)數(shù)停止。本頻率計(jì)采用的是全同步數(shù)字測(cè)頻法并在FPGA可編程邏輯器件上進(jìn)行設(shè)計(jì)實(shí)現(xiàn)。先根據(jù)測(cè)頻原理框圖給出了總體設(shè)計(jì)方案,然后依據(jù)自上而下的設(shè)計(jì)方法,將頻率計(jì)的核心即測(cè)頻部分按照實(shí)現(xiàn)功能的不同劃分為多個(gè)模塊,并給出了每一個(gè)模塊的詳細(xì)設(shè)計(jì)方法,并在Q