實(shí)時(shí)信號(hào)分析儀中PXIE高速接口的設(shè)計(jì)與實(shí)現(xiàn).pdf

1、實(shí)時(shí)信號(hào)分析儀是無(wú)線通信、航空、導(dǎo)航等領(lǐng)域中廣泛使用的一種測(cè)試儀器。數(shù)字化、寬頻帶、高分辨率已成為實(shí)時(shí)信號(hào)分析儀的發(fā)展趨勢(shì),這要求數(shù)據(jù)總線具備高傳輸帶寬,高穩(wěn)定性和可靠性。PXIE(面向儀器的PCIE總線擴(kuò)展)是現(xiàn)在主流的儀器總線技術(shù),PCI Express v2.0達(dá)到5.0Gb/s的傳輸速率,PCIE差分串行傳輸和糾錯(cuò)機(jī)制有力的保證了數(shù)據(jù)傳輸?shù)馁|(zhì)量。
　　本文采用PXIE來(lái)實(shí)現(xiàn)實(shí)時(shí)信號(hào)分析儀中大量數(shù)據(jù)的高速穩(wěn)健傳輸。要完成設(shè)計(jì)

2、首先需要對(duì)PXIE硬件規(guī)范和PCIE傳輸協(xié)議作深入的理解;再通過(guò)需求分析,給出PXIE高速接口的總體方案設(shè)計(jì),并結(jié)合PXIE總線的實(shí)現(xiàn)方式,設(shè)計(jì)以FPGA為主體器件的詳細(xì)硬件實(shí)現(xiàn)方案,以及為實(shí)現(xiàn)數(shù)據(jù)高速傳輸,確立了PXIE傳輸協(xié)議、DMA控制器和高速緩存的邏輯設(shè)計(jì)方案;然后根據(jù)硬件實(shí)現(xiàn)方案,使用Cadence軟件作了詳細(xì)電路圖設(shè)計(jì),設(shè)計(jì)的主要考慮因素是系統(tǒng)性能、功耗和集成度;最后根據(jù)邏輯設(shè)計(jì)方案,使用ISE14.2綜合開發(fā)平臺(tái)完成PXI

3、E傳輸協(xié)議、DMA控制器和高速緩存的各模塊詳細(xì)邏輯設(shè)計(jì)和RTL級(jí)代碼編寫。其中DMA控制器和高速緩存的邏輯設(shè)計(jì)是本文重中之重。本文實(shí)現(xiàn)了PIO、DMA和中斷這三種數(shù)據(jù)傳輸方式。使用FIFO、RAM和DDR3這三種方式來(lái)完成不同類數(shù)據(jù)的緩存。
　　在板卡硬件調(diào)試完成后,搭建 FPGA邏輯調(diào)試平臺(tái),對(duì)邏輯設(shè)計(jì)部分使用Xilinx ISE14.2綜合開發(fā)平臺(tái)自帶的Chipscope軟件進(jìn)行在線調(diào)試驗(yàn)證,主要包括高速接口的PIO功能、DM