基于糾錯技術的高速串行編解碼器研究與設計.pdf_第1頁
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文檔簡介

1、高速串行編解碼器是高速串行數(shù)據(jù)傳輸系統(tǒng)的重要組成部分。在嵌入式系統(tǒng)，局域網絡和廣域網絡等數(shù)據(jù)傳輸領域中，高速串行數(shù)據(jù)傳輸系統(tǒng)日益普及。因此高速串行數(shù)據(jù)傳輸系統(tǒng)的研究已經成為全球通信領域研究的熱點。
　　 本文首先介紹了當今高速串行數(shù)據(jù)傳輸編解碼技術的發(fā)展現(xiàn)狀，以及糾錯編碼技術的發(fā)展歷程。然后就高速串行數(shù)據(jù)傳輸使用的8b/10b線路碼編碼的原理進行了詳細的闡述。再后對高速串行數(shù)據(jù)傳輸?shù)腦AUI接口進行了探討，并對XAUI接口的傳輸

2、協(xié)議原理進行了仔細的說明。最后討論了BCH糾錯編碼原理，以及BCH乘積碼的構造方法。
　　 在理論研究的基礎上，本文提出了高速串行編解碼器的整體設計方案。高速串行編解碼器采用兩級結構，第一級是用于糾錯處理的BCH乘積碼的編解碼器，第二級是8b/10b編解碼器以及XAUI接口協(xié)議控制器。該方案實現(xiàn)了使用糾錯技術的高速串行編解碼器，降低了傳輸數(shù)據(jù)的誤碼率，提高傳輸性能。整個設計方案可以根據(jù)用戶的需要工作在兩個不同的模式下。其中模式一

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