低壓低功耗全擺幅CMOS運算放大器設計與仿真.pdf

1、近年來，以電池作為電源的電子產(chǎn)品得到廣泛使用，迫切要求采用低電壓的模擬電路來降低功耗，所以低電壓、低功耗模擬電路設計技術正成為研究的熱點。在低壓工作下，CMOS運放信號的動態(tài)范圍減小，信噪比（Signal to Noise Ratio，SNR）降低。為了擴大信號的動態(tài)范圍，低電壓運放通常需要輸入輸出的信號范圍能達到全擺幅（rail-to-rail）。然而晶體管的閾值電壓（threshold voltage）不會隨著電源電壓等比例降低，解

2、決閾值電壓對電源電壓和輸入信號的受限問題變得十分重要。 本文設計了一種實用的電平位移（Level-Shifting）電路，為運放的輸入級提供了良好的電平位移。整個電路采用CSMC0.5μ m工藝Level49的參數(shù)模型進行設計，輸入級采用了NMOS管和PMOS管并聯(lián)的互補差動輸入對結構；中間級采用適合低電壓工作的低壓寬擺幅共源共柵（Cascode）結構；輸出級采用傳統(tǒng)的甲類放大器來得到軌至軌（rail-to-rail）的輸出；頻

3、率補償電路通過把補償電容置于共源共柵器件的源級和輸出結點之間，獲得了高頻的零點和極點分裂；基于與電源無關的偏置結構，設計了運放的偏置電路，為運放提供了穩(wěn)定的偏置電壓和偏置電流。 用HSPICE軟件對所設計的電路進行了仿真。在1.3V的工作電源下，運算放大器的共模輸入電壓范圍和輸出電壓擺幅基本上達到了全擺幅，并能獲得106dB的低頻開環(huán)電壓增益，5.2MHz單位增益帶寬，55°的相位裕度；運放的電源抑制比為93dB，對運放的電源波