可重構(gòu)配置的并行計(jì)算機(jī)設(shè)計(jì).pdf

1、計(jì)算機(jī)是科學(xué)家為了解決手工計(jì)算器無(wú)法勝任的工作而造出來(lái)的工具。隨著科學(xué)家對(duì)計(jì)算機(jī)處理能力要求越來(lái)越高，僅僅依靠科學(xué)家來(lái)設(shè)計(jì)新的計(jì)算機(jī)已經(jīng)遠(yuǎn)遠(yuǎn)滿足不了科學(xué)計(jì)算的需求。計(jì)算機(jī)的發(fā)展走上了商業(yè)之路，并取得了巨大的成功。世界上現(xiàn)有的超級(jí)計(jì)算機(jī)基本上都是商業(yè)化的產(chǎn)物。 盡管商業(yè)化的超級(jí)計(jì)算機(jī)處理性能越來(lái)越高，但在粒子物理、分子生物學(xué)、氣象學(xué)等方面，商用超級(jí)計(jì)算機(jī)已顯出明顯的不足，體現(xiàn)在三個(gè)方面：(1)處理性能并不能得到很好的利用，一般利用

2、率都為5％～10％(2)在大型物理試驗(yàn)以及分子DNA排序等領(lǐng)域，由于需要大量的矢量輸入數(shù)據(jù)，而現(xiàn)有計(jì)算機(jī)系統(tǒng)的IO輸入能力滿足不了這些領(lǐng)域的需求(3)在很多場(chǎng)合(例如聲納處理)，要求計(jì)算機(jī)系統(tǒng)處理能力高，占用空間小，計(jì)算機(jī)硬件能夠根據(jù)實(shí)際需求進(jìn)行重構(gòu)配置。因此如何設(shè)計(jì)利用效率高，滿足科學(xué)計(jì)算需求并能夠根據(jù)不同需求進(jìn)行重新配置的并行計(jì)算機(jī)是將來(lái)并行計(jì)算機(jī)發(fā)展的一個(gè)方向。 本論文闡述了一個(gè)可重構(gòu)配置并行計(jì)算機(jī)的設(shè)計(jì)。并行計(jì)算機(jī)采用三

3、層通信的模式，計(jì)算節(jié)點(diǎn)采用具有軟CPU核的現(xiàn)場(chǎng)可編程門(mén)陣列FPGA。 本文的緒論介紹了項(xiàng)目選題的出發(fā)點(diǎn)以及選題的意義，并對(duì)設(shè)計(jì)的并行計(jì)算機(jī)系統(tǒng)作了簡(jiǎn)要的介紹。該項(xiàng)目的應(yīng)用場(chǎng)合在該部分也給出了描述。 第一章介紹了計(jì)算機(jī)的發(fā)展歷史以及發(fā)展并行計(jì)算機(jī)的必要性。對(duì)并行計(jì)算機(jī)的發(fā)展歷程作了簡(jiǎn)要的回顧并對(duì)并行機(jī)將來(lái)的發(fā)展方向給出了預(yù)測(cè)。在最后對(duì)并行計(jì)算機(jī)的分類(lèi)作了簡(jiǎn)要的描述。 并行計(jì)算機(jī)的節(jié)點(diǎn)設(shè)計(jì)是一個(gè)基于AlteraCyc

4、loneFPGA的數(shù)字系統(tǒng)設(shè)計(jì)，節(jié)點(diǎn)與節(jié)點(diǎn)之問(wèn)的通信也是由FPGA邏輯來(lái)完成。在論文的第二章，從大規(guī)模數(shù)字電路設(shè)計(jì)方法介紹入手，闡述了基于可編程邏輯設(shè)計(jì)的SOPC(SystemonaProgrammableChip)理念，在SOPC設(shè)計(jì)中最主要的是如何采用現(xiàn)成的軟IP核以及利用開(kāi)發(fā)平臺(tái)。本章最后對(duì)并行計(jì)算機(jī)節(jié)點(diǎn)采用的NIOSCPU系統(tǒng)的特性、開(kāi)發(fā)以及仿真作了說(shuō)明。 本論文的第三章詳細(xì)介紹了計(jì)算機(jī)互連網(wǎng)絡(luò)的四個(gè)特征。并在此基礎(chǔ)上根

5、據(jù)我們?cè)O(shè)計(jì)的特殊性，分析了基于FPGA的并行計(jì)算機(jī)應(yīng)該采用怎么樣的互連網(wǎng)絡(luò)，并給出這種選擇的原因。我們的并行計(jì)算機(jī)采用三層的設(shè)計(jì)結(jié)構(gòu)：第一層是基本處理單元(BPU)，由多個(gè)計(jì)算節(jié)點(diǎn)(FPGA)通過(guò)二維網(wǎng)格互連組成，各個(gè)節(jié)點(diǎn)利用本文提出的二維網(wǎng)格互連總線以及協(xié)議通過(guò)消息傳遞的機(jī)制進(jìn)行通信，信包在節(jié)點(diǎn)的轉(zhuǎn)發(fā)采用蟲(chóng)洞(worm-hole)的轉(zhuǎn)發(fā)模式，路由算法采用免死鎖的確定性路由算法；第二層采用交叉開(kāi)關(guān)的通信模式，各個(gè)BPU通過(guò)PICMG2.

6、16背板和交換開(kāi)關(guān)進(jìn)行通信，多個(gè)BPU構(gòu)成一個(gè)cPCI機(jī)箱；第三層是機(jī)箱的通信，機(jī)箱之間采用以太網(wǎng)進(jìn)行相互通信。 本論文在第四章給出了并行計(jì)算機(jī)的硬件設(shè)計(jì)，主要包括BPU的設(shè)計(jì)以及千兆位交叉開(kāi)關(guān)的設(shè)計(jì)，這一章是本論文的設(shè)計(jì)重點(diǎn)。每個(gè)BPU板卡由5個(gè)FPGA組成，每個(gè)FPGA都有各自的存儲(chǔ)器、二維網(wǎng)格互連接口以及一些IO設(shè)備。由于BPU板卡之間是通過(guò)千兆位交叉開(kāi)關(guān)進(jìn)行通信，如何設(shè)計(jì)如此高速的電路就成為電路設(shè)計(jì)的難點(diǎn)。信號(hào)完整性的分

7、析與仿真就成為硬件設(shè)計(jì)必不可少的部分。 在論文的第五章，對(duì)并行計(jì)算機(jī)的邏輯設(shè)計(jì)作了詳細(xì)的介紹，并行計(jì)算機(jī)采用模塊化的設(shè)計(jì)方式。并行計(jì)算機(jī)的邏輯設(shè)計(jì)包括NIOSCPU系統(tǒng)設(shè)計(jì)，二維網(wǎng)格互連總線邏輯設(shè)計(jì)，信包自動(dòng)切分的DMA邏輯，千兆位收發(fā)器控制邏輯以及交叉開(kāi)關(guān)邏輯。 本論文的最后一章給出并行計(jì)算機(jī)的部分測(cè)試結(jié)果，由于該并行計(jì)算機(jī)僅僅還是一個(gè)樣機(jī)，因此很多地方還需要改進(jìn)和完善。 結(jié)束語(yǔ)部分對(duì)本全文做了一個(gè)回顧，總結(jié)了