千兆-萬兆以太網(wǎng)物理層收發(fā)系統(tǒng)設計和集成電路實現(xiàn)的研究.pdf

1、隨著INTERNET應用的迅猛發(fā)展，使得對數(shù)據(jù)傳輸速率的要求不斷提升。以太網(wǎng)作為最為成功的局域網(wǎng)技術順應了這一需求，并和光纖傳輸技術的發(fā)展相互融合，產(chǎn)生了采用光纖作為傳輸媒質的以太網(wǎng)系統(tǒng)。由此以太網(wǎng)的傳輸速率提升至千兆乃至萬兆比特率，并且支持全雙工工作模式。1999年和2001年分別制定的IEEEg02.3z千兆以太網(wǎng)標準和IEEEg02.ae萬兆以太網(wǎng)標準有力地推動了以太網(wǎng)的發(fā)展，使其應用范圍從局域網(wǎng)擴展到了城域網(wǎng)和廣域網(wǎng)，從而成為了

2、當今最主要的網(wǎng)絡技術。 千兆和萬兆以太網(wǎng)物理層專用芯片的設計是實現(xiàn)網(wǎng)絡傳輸速率及性能提升的關鍵。由于其中包含有編碼、解碼、時分復用與解復用、時鐘產(chǎn)生、分配以及數(shù)據(jù)驅動等多種復雜的數(shù)模混合電路，存在有諸多的設計難點和課題。因此干兆和萬兆以太網(wǎng)物理層收發(fā)系統(tǒng)芯片的設計便成為了工業(yè)界和學術界研究的熱點。 本文針對這一研究熱點，在總結前人工作的基礎上，在國家863項目“10Gbit/s以太網(wǎng)物理層上下行接口處理芯片研究”(200

3、1AA121074)的支持下展開研究。依據(jù)千兆和萬兆以太網(wǎng)標準所定義的規(guī)范，本文研究并設計、實現(xiàn)了具有自主知識產(chǎn)權的CMOS單片集成的數(shù)?；旌衔锢韺尤p工收發(fā)芯片，以及收發(fā)系統(tǒng)中關鍵的時分復用并串轉換電路、時分解復用串并轉換電路、鎖相環(huán)頻率綜合器、時鐘提取、數(shù)據(jù)判決以及分頻器、壓控振蕩器等多種數(shù)字和模擬集成電路。所有設計的芯片都完成了在晶片測試，并且大部分芯片還完成了封裝測試，測試結果達到了設計要求。并在此基礎上對推進芯片的產(chǎn)業(yè)化設計作