40Gb-s以太網(wǎng)物理層解碼電路的研究與設(shè)計(jì).pdf_第1頁(yè)
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1、近年來(lái)，隨著視頻業(yè)務(wù)迅猛發(fā)展，人們對(duì)高傳輸速率以太網(wǎng)的需求越來(lái)越強(qiáng)烈。IEEE802.3ba所制定的40GE/100GE以太網(wǎng)這個(gè)新一代標(biāo)準(zhǔn)已于2010年6月17日正式獲批。IEEE802.3ba標(biāo)準(zhǔn)包含了兩種速率:40Gb/s以太網(wǎng)和100Gb/s以太網(wǎng)，前者主要面向數(shù)據(jù)中心的應(yīng)用;后者更側(cè)重在網(wǎng)絡(luò)匯聚和骨干網(wǎng)。
　　本文主要研究40Gb/s以太網(wǎng)物理層解碼電路的實(shí)現(xiàn)。首先介紹了40Gb/s以太網(wǎng)的相關(guān)內(nèi)容，分析了實(shí)現(xiàn)40Gb/

2、s以太網(wǎng)PCS子層功能的兩種方式和主要技術(shù)。在此基礎(chǔ)上分別設(shè)計(jì)了基于IEEE802.3ae標(biāo)準(zhǔn)和基于IEEE802.3ba標(biāo)準(zhǔn)的40Gb/s以太網(wǎng)PCS接收端的解碼電路，其中包括64b/66b解碼模塊、幀同步模塊、解擾模塊以及與多通道分發(fā)機(jī)制相關(guān)的模塊。采用0.18μm CMOS工藝和自頂向下的設(shè)計(jì)方法完成了解碼電路的RTL級(jí)設(shè)計(jì)，綜合及版圖設(shè)計(jì)。設(shè)計(jì)中，對(duì)于復(fù)雜的組合電路采用邏輯優(yōu)化和流水線方式，以提高電路的工作速度。還對(duì)整個(gè)電路的電

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