40Gb-s SerDes系統(tǒng)的時鐘數(shù)據(jù)恢復(fù)電路優(yōu)化設(shè)計.pdf

1、在超高速應(yīng)用中，傳統(tǒng)的并行通信技術(shù)由于自身的非理想因素遭遇瓶頸，逐漸被傳輸速率更快、成本更低的串行通信技術(shù)取代。時鐘數(shù)據(jù)恢復(fù)電路(CDR)是接收系統(tǒng)的核心單元，從接收到的伴有抖動的數(shù)據(jù)流中恢復(fù)出低抖動的時鐘，為后續(xù)電路提供時鐘信號，并利用該時鐘對數(shù)據(jù)流再定時，恢復(fù)出眼圖清晰的數(shù)據(jù)信號供后續(xù)電路處理。
　　本文采用TSMC65nm LP CMOS工藝設(shè)計了基于PLL型40Gb/s SerDes系統(tǒng)的半速率Bang-BangCDR，主

2、要包括:正交壓控振蕩器(QVCO)、半速率Bang-Bang鑒相器(BBPD)、環(huán)路濾波器和緩沖器等關(guān)鍵模塊。本次設(shè)計的目標(biāo)是在減小芯片面積的基礎(chǔ)上降低功耗，主要是從模塊結(jié)構(gòu)選擇與改進(jìn)和電路參數(shù)上進(jìn)行優(yōu)化。在理論上，本文詳細(xì)分析了Bang-Bang CDR抖動特性，詳細(xì)推導(dǎo)了抖動傳輸、抖動容限和抖動產(chǎn)生指標(biāo)與環(huán)路參數(shù)的關(guān)系，并提出Bang-Bang CDR的設(shè)計流程。在電路設(shè)計上，QVCO由兩個相同的尾電流偏置型NMOS交叉耦合對的LC

3、-VCO反相耦合構(gòu)成，以減小寄生參數(shù)和工作在更高的頻率，并對LC諧振腔的Q值、VCO調(diào)諧范圍與線性度進(jìn)行優(yōu)化。對半速率BBPD結(jié)構(gòu)進(jìn)行改進(jìn)，以提高正交時鐘信號負(fù)載的對稱性并減小正交時鐘信號的負(fù)載電容。其中，鎖存器采用偽差分結(jié)構(gòu)以提高電路工作速度，時鐘管采用高閾值管以實現(xiàn)電路級聯(lián)，并對其中的D觸發(fā)器結(jié)構(gòu)進(jìn)行改進(jìn)，降低功耗的同時提高電路工作速度。同時，BBPD中的異或門采用對稱結(jié)構(gòu)，消除了兩輸入信號路徑不對稱問題，并與電流比較器構(gòu)成對稱的電

4、流傳輸結(jié)構(gòu)，取代了傳統(tǒng)的電壓傳輸結(jié)構(gòu)，提高整體電路的工作速度。在版圖設(shè)計上，采用深N阱等技術(shù)以減小噪聲耦合干擾，優(yōu)化抖動性能。
　　后仿真結(jié)果表明:在TT工藝角下，QVCO可實現(xiàn)19.37GHz-20.71GHz的調(diào)諧范圍，在20GHz附近可實現(xiàn)相位噪聲為-102.53dBc/Hz@1MHz，正交時鐘信號相位差為90.95°;CDR實現(xiàn)了正確的時鐘恢復(fù)和1∶2數(shù)據(jù)分接，其中，時鐘抖動為1.844ps(0.037UI)，數(shù)據(jù)抖動為3