多通道高速時(shí)鐘數(shù)據(jù)恢復(fù)電路設(shè)計(jì).pdf

1、隨著通信技術(shù)的高速發(fā)展，超級(jí)計(jì)算機(jī)、智能終端和多媒體網(wǎng)絡(luò)等海量數(shù)據(jù)的快速傳輸，用戶對(duì)數(shù)據(jù)的傳輸提出了更高的要求。由于串行通信高速率的優(yōu)點(diǎn)，使其逐漸成為接口的主流技術(shù)。IEEE802.3ae協(xié)議定義了一種高速的、靈活的信號(hào)傳輸模式。采用多通道的XAUI（10Ggigbit Attachment Unit Interface）接口，對(duì)信號(hào)進(jìn)行8/10 bit編碼，完成10Gbps數(shù)據(jù)通信。CDR（Clock and Data Recover

2、y）是串行通信技術(shù)領(lǐng)域最關(guān)鍵的電路，也是高速接口速率提升的瓶頸，工作在協(xié)議的物理層部分，完成時(shí)鐘的生成和數(shù)據(jù)的重定時(shí)，對(duì)整個(gè)通信系統(tǒng)的性能起到了決定性作用。
　　本文基于標(biāo)準(zhǔn)SMIC0.13μm CMOS工藝，采用自頂向下的設(shè)計(jì)方法，不斷對(duì)CDR環(huán)路和單元電路進(jìn)行優(yōu)化，完成四通道、總有效數(shù)據(jù)率為10Gbps的高速CDR電路設(shè)計(jì)。本課題的主要內(nèi)容是：
　　1)對(duì)PI（Phase Interpolator）電路進(jìn)行詳細(xì)的理論分析

3、。把PI的權(quán)重因子分為線性的和非線性的分別討論，找到一種非線性的權(quán)重因子可以使PI輸出信號(hào)的相位有很好的線性度。同時(shí)，討論了PI輸入信號(hào)的上升時(shí)間、輸入信號(hào)的相位差和輸出節(jié)點(diǎn)的時(shí)間常數(shù)三者相互作用對(duì)PI線性度的影響。
　　2)本次CDR電路根據(jù)XAUI接口標(biāo)準(zhǔn)選擇四個(gè)通道，每個(gè)通道共享PLL電路提供的參考時(shí)鐘。采用模擬正交相位插值結(jié)構(gòu)的CDR電路，既提高了PI最小相位跳躍精度，又適用于高速電路。電路設(shè)計(jì)時(shí)，先對(duì)環(huán)路進(jìn)行適當(dāng)?shù)母倪M(jìn)，

4、加入了差分轉(zhuǎn)單端電路，減小了恢復(fù)時(shí)鐘的峰峰值抖動(dòng)。然后，根據(jù)單元電路設(shè)計(jì)需求，鑒相器選擇半速率的Alexander鑒相器，電荷泵選擇全差分結(jié)構(gòu)，并把PI電路的電阻負(fù)載改進(jìn)為對(duì)稱負(fù)載。
　　CDR電路版圖的面積為532μm*426μm。單通道輸入偽隨機(jī)序列碼的長(zhǎng)度為223-1，數(shù)據(jù)的波特率為3.125Gbps。仿真結(jié)果表明：在SS工藝角下鎖定時(shí)間為6.2μs，恢復(fù)的時(shí)鐘信號(hào)峰峰值抖動(dòng)為28.8μs，功耗最大在FF的工藝角下為17.2