12.5gbs時(shí)鐘數(shù)據(jù)恢復(fù)電路設(shè)計(jì)及6.25gbsserdes接收芯片集成_第1頁
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文檔簡介

1、Designof125Gb/sClockandDataRecoveryandIntegrationof625Gb/sSerDesReceiverADissertationSubmittedtoSoutheastUniversityFortheAcademicDegreeofMasterofEngineeringBYYangJingSupervisedbybuoervlseoProfFengJunSchoolofInformationSc

2、ienceandEngineeringSoutheastUniversityMarch2012摘要摘要隨著信息流量需求的不斷增大,傳統(tǒng)的并行接口技術(shù)阻礙了數(shù)據(jù)傳輸速率的進(jìn)一步提高。過去主要應(yīng)用于光纖通信的串行通信技術(shù)——SerDes正在逐漸取代并行接口技術(shù),成為如今高速接口技術(shù)的主流。因此,設(shè)計(jì)具有自主知識(shí)產(chǎn)權(quán)的SerDes收發(fā)機(jī)口核成為當(dāng)前研究所及高校的主要研究內(nèi)容之一。本文研究內(nèi)容主要包括兩個(gè)方面:125Gb/s半速率時(shí)鐘數(shù)據(jù)恢復(fù)電

3、路(CDR)的設(shè)計(jì)及625Gb/sSerDes接收芯片的系統(tǒng)集成,設(shè)計(jì)工藝均為TSMC0189inCMOS工藝。625Gb/sSerDes接收芯片包括CDR、十分接、字對(duì)齊及10B/8B解碼電路,已經(jīng)完成測試工作。采用18V的供電電壓,在輸入數(shù)據(jù)為625Gb/s編碼數(shù)據(jù)時(shí),可以成功恢復(fù)出3125GHz的時(shí)鐘信并順利實(shí)現(xiàn)后續(xù)的十分接功能,字對(duì)齊及解碼器工作正常。二分接及十分接邏輯正確,十分接眼圖清晰,張開度較大,均方抖動(dòng)255ps,五分頻

4、的眼圖清晰,睜開較大,均方抖動(dòng)為218ps。芯片解碼后最終輸出穩(wěn)定正確,符合系統(tǒng)要求。整體電路版圖面積為1250975mm2,電路的整體功耗為16884mW,以較低功耗實(shí)現(xiàn)了625Gb/sSerDes接收芯片的功能。125Gb/s半速率CDR的設(shè)計(jì)經(jīng)后仿真驗(yàn)證,在輸入數(shù)據(jù)為125Gb/s偽隨機(jī)數(shù)據(jù)時(shí),可以成功恢復(fù)出625GHz的時(shí)鐘信并順利實(shí)現(xiàn)后續(xù)的二分接功能。環(huán)路捕捉范圍500MHz以上。環(huán)路鎖定后,半速率時(shí)鐘及二分接數(shù)據(jù)邏輯正確,眼

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