一種3.125gbs串行信號時鐘數(shù)據(jù)恢復電路研究與設計

1、 密 級 桂林電子科技大學 碩 士 學 位 論 文 題目一種 3.125Gb/s 串行信號時鐘數(shù)據(jù)恢復電路研究與設計 （英文） （英文） Research and Design of a 3.125Gb/s Serial Signal Clock and Data Recovery Circuit 研 究 生 學 號: 10202150

2、6 研 究 生 姓 名: 黃 勝 指導教師姓名、職務 指導教師姓名、職務: 段吉海（教授） 申 請 學 位 門 類: 工學碩士 學科、專 學科、專 業(yè) 名 稱: 微電子學與固體電子學 提 交 論 文 日 期: 2013

3、年 4 月 論 文 答 辯 日 期: 2013 年 6 月 摘 要 I 摘 要 RapidIO 是一種高性能的互連體系結構和技術標準。它的應用場合十分廣泛。時鐘數(shù)據(jù)恢復（CDR: Clock and Data Recovery）電路是 RapidIO 系統(tǒng)的關鍵電路，它的性能很大程

4、度上決定了串行通信的性能，因此，對時鐘數(shù)據(jù)恢復（CDR）電路的研究與設計是十分必要的。 本文簡要介紹了 RapidIO 串行通信的標準和協(xié)議，并對 PLL 結構的 CDR 設計的難點和指標進行了分析。在對分析常用的 CDR 電路結構后，提出一種全速率、帶外參考環(huán)的結構。在 CDR 設計過程中，需要對鎖相環(huán)的基本原理、線性模型及設計流程進行系統(tǒng)的理解。 在相關的理論分析的基礎上，以高速串行信號傳輸應用為背景，針對 SMIC 0.18μmC

5、MOS 工藝，以提高 CDR 系統(tǒng)的性能為目標，具體的工作主要體現(xiàn)以下幾點： 1. 壓控振蕩器（VCO）是設計 CDR 的關鍵電路。論文提出和設計了環(huán)形和電感電容兩種不同結構 VCO，并在此基礎上采用了環(huán)形結構 VCO 作為 CDR電路的振蕩模塊。 這種環(huán)形結構的 VCO 具有較低的相位噪聲、 較寬的調(diào)諧范圍。 2. 采用雙環(huán)結構電路形式，設計了一種面向 RapidIO 應用的 3.125Gb/s CDR。CDR 電路包括高速數(shù)據(jù)鑒相器

6、，電荷泵，壓控振蕩器，鑒頻鑒相器，分頻器，鎖定檢測器，帶隙基準源等電路。 3. 基于 SMIC 0.18μmCMOS 工藝，利用對稱匹配方法，完成了 CDR 電路各個模塊的版圖及后仿真。 最后，采用 cadence 的 Spectre 仿真工具對 CDR 單個模塊進行仿真，單個模塊仿真完成后， 提取整體電路的網(wǎng)表， 并編寫出相應的 Hspice 激勵文件進行系統(tǒng)仿真。系統(tǒng)后仿真結果如下：在電源電壓為 1.8V，輸入為 3.125Gbps