基于PLL的時(shí)鐘數(shù)據(jù)恢復(fù)電路設(shè)計(jì).pdf

1、隨著互聯(lián)網(wǎng)節(jié)點(diǎn)的急速增長(zhǎng)，主干網(wǎng)傳輸?shù)臄?shù)據(jù)量持續(xù)迅猛增長(zhǎng)。在2005年，全球互聯(lián)網(wǎng)主干網(wǎng)的負(fù)載預(yù)計(jì)量就已經(jīng)高達(dá)11Tb/s，這意味著網(wǎng)絡(luò)的帶寬在未來(lái)的幾十年內(nèi)必須保持以每7年50到100倍的速度增加。
　　在現(xiàn)有的傳輸媒介中，光纖因?yàn)榫哂袑拵?，低損耗，一直被認(rèn)為是互聯(lián)網(wǎng)主干網(wǎng)流量問(wèn)題最具有吸引力的解決方案。然而，芯片之間的通信依然是設(shè)計(jì)光纖通信的主要瓶頸。為了在現(xiàn)有的工藝下提高芯片的運(yùn)行速度，必須將發(fā)送器和接收器做到同一塊芯片上

2、。而時(shí)鐘數(shù)據(jù)恢復(fù)電路（CDR）做為整個(gè)光纖通信系統(tǒng)的核心部分，是光纖傳輸系統(tǒng)和其他高速串行數(shù)據(jù)通信系統(tǒng)的主要瓶頸之一。同時(shí)CDR電路設(shè)計(jì)必須滿足SDH的一系列標(biāo)準(zhǔn)。
　　本文采用smic0.18μm混合信號(hào) CMOS工藝設(shè)計(jì)了一款基于PLL的帶有頻率輔助捕獲的雙環(huán)路半速率時(shí)鐘數(shù)據(jù)恢復(fù)電路。設(shè)計(jì)了一個(gè)半速率線性鑒相器，用以檢測(cè)輸入數(shù)據(jù)和半速率時(shí)鐘之間的相位。為了增加整個(gè)環(huán)路的捕獲范圍設(shè)計(jì)了一個(gè)半速率數(shù)字自動(dòng)調(diào)相鑒頻器比較偽隨機(jī)輸入數(shù)

3、據(jù)和時(shí)鐘信號(hào)的頻率差。同時(shí)設(shè)計(jì)了一個(gè)四級(jí)環(huán)形差分振蕩器，振蕩器具有較大的調(diào)節(jié)范圍。電荷泵的設(shè)計(jì)采用帶有正反饋的差分結(jié)構(gòu)，電荷泵的開(kāi)關(guān)管僅使用NMOS晶體管來(lái)提高充電電流和放電電流的匹配性。最后使用Spectre仿真軟件對(duì)電路進(jìn)行了仿真驗(yàn)證。該電路恢復(fù)的數(shù)據(jù)的峰-峰值抖動(dòng)為34.6ps，在1.8V的電源電壓下，整體電路功耗為68mW。
　　從仿真結(jié)果來(lái)看，本設(shè)計(jì)電路可以穩(wěn)定工作在2.5Gbps的速率下，符合ITU-T國(guó)際標(biāo)準(zhǔn)中對(duì)ST