高性能時鐘數(shù)據(jù)恢復(fù)電路的設(shè)計與實現(xiàn).pdf

1、實時通信、流媒體等的應(yīng)用對傳輸速率和數(shù)據(jù)質(zhì)量提出了苛刻的要求，這激發(fā)人們?nèi)ピO(shè)計更高性能的收發(fā)器接口電路。時鐘數(shù)據(jù)恢復(fù)電路(CDR)是高性能串行接口的核心電路，它的設(shè)計充滿挑戰(zhàn)。本文設(shè)計了一款基于鎖相環(huán)(PLL)結(jié)構(gòu)2.5Gbps的全速率時鐘數(shù)據(jù)恢復(fù)電路(CDR)。系統(tǒng)建模使系統(tǒng)的性能指標(biāo)分解成多個參量。通過分析各個子模塊電路的噪聲特性、環(huán)路傳輸特性確定最優(yōu)環(huán)路參數(shù)阻尼因子(ζ)和環(huán)路帶寬(ωn)，使系統(tǒng)輸出抖動最小。全速率鑒頻鑒相器降低

2、了對系統(tǒng)時鐘占空比的要求。對稱負(fù)載結(jié)構(gòu)的壓控振蕩器(VCO)在自適應(yīng)偏置電路的作用下有較好的電源噪聲抑制作用，減小系統(tǒng)抖動。高速輸出緩沖器，解決了VCO輸出信號幅度低的問題。本文中整體CDR電路采用標(biāo)準(zhǔn)0.13μm數(shù)字CMOS工藝實現(xiàn)。電路工作在2.5Gbps數(shù)據(jù)率，在231-1偽隨機不歸零(NRZ)輸入數(shù)據(jù)下系統(tǒng)恢復(fù)數(shù)據(jù)的抖動峰值為3.140ps，均方根抖動(JRMS)為0.822ps，整體電路的功耗為58mW，版圖面積為176×24