高速SerDes中時(shí)鐘數(shù)據(jù)恢復(fù)電路的設(shè)計(jì)研究.pdf

1、隨著集成電路行業(yè)的迅速發(fā)展，以及信息流量需求的不斷增大，目前高性能芯片的數(shù)據(jù)計(jì)算和處理速度已經(jīng)很快，而芯片之間的數(shù)據(jù)傳輸速率相對(duì)落后成為了制約芯片性能的最大瓶頸。傳統(tǒng)的并行傳輸技術(shù)因其需要過多的管腳數(shù)目、各數(shù)據(jù)位之間的傳輸延時(shí)不匹配和需要同步時(shí)鐘等原因而逐漸被淘汰，取而代之的是原本應(yīng)用于光纖通信的串行傳輸技術(shù)——SerDes（Serializer/Deserializer）。
　　時(shí)鐘數(shù)據(jù)恢復(fù)（CDR）電路是整個(gè)SerDes系統(tǒng)的

2、核心，也是制約著其性能的關(guān)鍵所在，它的主要功能是從接收到的含有較大串?dāng)_和抖動(dòng)的數(shù)據(jù)中恢復(fù)出時(shí)鐘，并利用這個(gè)時(shí)鐘對(duì)該數(shù)據(jù)進(jìn)行采樣，從而得到正確的數(shù)據(jù)。本文基于65 nm CMOS工藝，完成了對(duì)高速SerDes中的關(guān)鍵模塊CDR的研究和設(shè)計(jì)。
　　本文首先從MATLAB建模出發(fā)，運(yùn)用數(shù)學(xué)模型深入研究了CDR的工作原理，然后在模型的指導(dǎo)下，完成了相應(yīng)的電路設(shè)計(jì)和版圖設(shè)計(jì)。
　　本文設(shè)計(jì)的CDR采用基于相位插值（PI）的雙環(huán)結(jié)構(gòu)實(shí)現(xiàn)

3、，其中一個(gè)環(huán)路為鎖相環(huán)（PLL），另一個(gè)環(huán)路為延遲鎖相環(huán)（DLL）。其中DLL由相位插值電路、高速采樣電路、數(shù)據(jù)分接電路、邊沿檢測(cè)電路和二階數(shù)字環(huán)路濾波器等組成。支持1.25 Gb/s~6.25 Gb/s的寬范圍工作速率，支持半速、全速和倍速三種工作模式，降低了鎖相環(huán)的設(shè)計(jì)難度，且具有帶寬可調(diào)和一定頻差容忍等特點(diǎn)，其中相位插值電路采用7 bit的結(jié)構(gòu)。
　　為了提高有頻差時(shí)的鎖定速度，本文還創(chuàng)新性地在二階數(shù)字環(huán)路濾波器中增加了快速